高速電路中的信號完整性分析

顧菘

（電子科技大學中山學院，廣東中山528402）

高速數(shù)字系統(tǒng)中，由于反射、串擾、輻射和電磁干擾等問題導(dǎo)致邏輯信號的失真，對系統(tǒng)性能造成很嚴重的影響，對高速數(shù)字電路的信號完整性考慮是必不可少的。目前，國內(nèi)外有關(guān)信號完整性工程和研究還是一門尚未成熟的學科，其分析方法和實踐都沒有很好地完善，還處于不斷的探索階段。但如何建立PCB板級的信號完整性模型，并能夠通過模型在電路設(shè)計之初發(fā)現(xiàn)相關(guān)問題是本課題的關(guān)鍵所在。在本文設(shè)計的系統(tǒng)中，SDRAM等器件的工作頻率已經(jīng)達到了100 MHz，信號噪聲和傳輸延時可能已經(jīng)不能再被忽略，這些延時極有可能導(dǎo)致信號時序發(fā)生混亂，以致于整個系統(tǒng)的失敗。

1 信號完整性的起因

信號完整性指的是在信號線上的信號質(zhì)量。信號完整性問題是由于不斷減小的信號上升與下降時間引起的。眾所周知，PCB板上的每根導(dǎo)線都存在電容、電感和與頻率相關(guān)的電阻。在低頻電路設(shè)計中，這些都可以忽略，但當頻率足夠高時，這些寄生參數(shù)產(chǎn)生的瞬間阻抗會引起信號波形的失真、干擾等，使系統(tǒng)性能下降。從理論上說，當傳輸信號的信號線的長度大于該信號上升時間的1/6時，信號在信號線上的延遲時間大于信號的跳變時間，這條信號線就轉(zhuǎn)變?yōu)榫哂懈哳l效應(yīng)的傳輸線。對于高速電路有一個比較流行的定義：當數(shù)字邏輯電路的頻率達到或超過45 MHz且工作在這個頻率之上的電路占整個電路的1/3以上時就稱為高速電路。但在當今的高速電路設(shè)計中，即使是一些工作在20MHz頻率的產(chǎn)品，仍然有可能會碰到一些相類似的問題[1]。由于此時的導(dǎo)線已經(jīng)成為一種被耦合到其周圍所有事物的元素，所傳輸?shù)男盘柌⒉槐煌耆匕谄渥陨淼膶?dǎo)線中，而是被其周圍所有局部電磁場作用，圍繞在導(dǎo)線表面。一根沒有合理匹配的傳輸線會導(dǎo)致信號波形的失真，嚴重的會造成定時錯誤，系統(tǒng)誤工作，甚至引起系統(tǒng)崩潰。

2 信號完整性的分類

信號完整性問題主要包括反射（reflection）和串擾（crosstalk）等。反射是由于信號源端和負載端阻抗不匹配而引起的；而串擾就是信號線之間的耦合問題，信號線之間的互感互容導(dǎo)致了傳輸線上的噪聲。本文著重分析反射對信號完整性的影響。

3 反射的理論分析

信號Vi從源端經(jīng)傳輸線傳輸至負載端。源端輸出阻抗為Zs，傳輸線特征阻抗為Z0，負載端阻抗為ZL。如圖1所示。由于源端和負載端阻抗不匹配，信號的一部分由負載端反射至源端。其中反射系數(shù)決定了被反射回去的信號大小。

反射系數(shù)：

由上可以看出，當傳輸線終端連接一個正好等于其特征阻抗的值時（即ZL=Z0時），反射系數(shù)為0，信號無反射的終接到地；當負載開路或短路時（即ZL=0或ZL為無窮大時），反射系數(shù)為1或-1，信號將無損地從負載端反射到源端。同理，當信號被反射至源端后，若源端阻抗與傳輸線特征阻抗也不匹配，信號就會產(chǎn)生二次反射。以此類推，信號將在源端和負載端來回反射，直到最后形成直流穩(wěn)態(tài)。

網(wǎng)格圖是用于解決帶線性負載傳輸線上多次反射的方法。如果在系統(tǒng)中存在非線性負載或源時，Bergeron圖將能夠更準確的表達反射的過程。以下通過一個基于DSP的指紋識別系統(tǒng)的電路設(shè)計實例，講述Bergeron圖的應(yīng)用和反射對信號完整性的影響。

4 反射的實例應(yīng)用

本例所采用的DSP芯片為TI公司的TMS320C6711，時鐘頻率為150 MHz。其中時鐘信號的質(zhì)量對整個系統(tǒng)起了決定性的作用。晶振由倍頻器產(chǎn)生150 MHz時鐘信號后，利用TI公司的SN74CBTD3384芯片進行電平轉(zhuǎn)換，輸入至DSP中，如圖2所示。

圖2 電路模型Fig.2 Circuit model

以下是計算所需的公式：

TD=為光速

假設(shè)PCB板的介電系數(shù)εr=4.8，PCB板布線線寬為W=5mil，厚度為t=1 mil，板層第一層高H=12.6 mil，時鐘信號由微帶線傳輸，傳輸線長度x=4 000 mil。由公式（2）中可計算得傳輸線特征阻抗為95 Ω。從芯片資料中可以查出SN74CBTD3384輸出阻抗ZS=35 Ω，DSP的CLKIN輸入阻抗遠大于傳輸線特征阻抗。由公式（1）可得源端反射系數(shù)為-0.46，負載端反射系數(shù)為1。再由公式（2）中計算得傳輸線延遲時間TD=602 ps。由于系統(tǒng)存在非線性負載，此處用Bergeron圖計算每次反射的大小。由TI公司提供的IBIS模型（I/O BufferInformation Specification）中可知DSP的CLKIN引腳的輸入I/V曲線[2]，畫出Bergeron圖和非線性負載反射圖，如圖3所示。當傳輸線阻抗大于源端阻抗時的傳輸線稱為過載傳輸線；而當傳輸線阻抗小于源端阻抗時的傳輸線稱為欠載傳輸線。從圖中可以看出，過載傳輸線的多次反射會產(chǎn)生振鈴效應(yīng)。

圖3 Bergeron圖和非線性負載反射圖Fig.3 Bergeron diagram and non-liner load reflection map

5 消除反射的方法

反射對高速數(shù)字系統(tǒng)的性能有重要的負面影響。為了盡量消除反射對系統(tǒng)的負面影響，通常采用3種方法。

1）降低系統(tǒng)的頻率，使信號在傳輸線上的反射在下一個信號到達之前達到穩(wěn)態(tài)。這種方法一般采用在對系統(tǒng)速度要求不高的電路設(shè)計中。

2）縮短PCB板的走線長度，使反射達到穩(wěn)態(tài)的時間更短。這點固然是每個設(shè)計人員在布線時所必須考慮的因素，但這樣會增加PCB板的層數(shù)，從而增加設(shè)計成本。另外，在某些特定情況下，縮短走線長度幾乎是不可能的。

3）在傳輸線上端接無源元件，實現(xiàn)傳輸線與負載或源端間的阻抗匹配，使源端或負載端的反射系數(shù)為0或走近于0，從而在源端或負載端消除反射。這種方法無論在理論上或是實踐中，都是消除反射的首選方案。

6 PCB板設(shè)計過程中的仿真分析

在本文的電路設(shè)計中，采用了上述的第三種方案。并針對源端和終端兩種端接形式作了仿真與比較[3]，圖4所示為源端匹配和終端匹配在不同電阻值時信號經(jīng)多次反射在負載端的仿真波形。源端匹配即在源端串接電阻，使源端阻抗和電阻的總和大致等于傳輸線的特征阻抗，消除源端反射。而終端匹配即在負載端與地（或電源）之間并接電阻，使負載端阻抗大致等于傳輸線特征阻抗，消除負載端反射。

圖4 仿真波形Fig.4 Waveform of simulation

從圖中可以看出：

1）用源端匹配時，當匹配電阻R=0時，源端和負載端的很強的過沖和振蕩現(xiàn)象，這和以上用Bergeron圖計算的結(jié)果大致相似。隨著匹配電阻的增大，振蕩逐漸減小。但當匹配電阻過大時，信號上升時間拉長。其中，匹配電阻為40 Ω時，信號質(zhì)量最好。

2）用終端匹配時，隨著匹配電阻的減小，振蕩逐漸減小，但由于穩(wěn)態(tài)電壓由源端電阻和負載電阻之間的分壓確定，因此穩(wěn)態(tài)電壓也逐漸減小，而DSP的高電平輸入最小電壓為2 V，所以匹配電阻為40 Ω時，信號質(zhì)量最好[6]。

7 串擾的影響

另外，在高速電路中串擾現(xiàn)象也很嚴重。PCB板層的參數(shù)、信號線間距、源端和負載端的電氣特性等都對串擾有一定的影響。增大兩條傳輸線之間的距離，使傳輸線緊密地與地面進行耦合等等都能夠減少串擾的影響[1，5]。

8 信號完整性在實際應(yīng)用中的經(jīng)驗

終端匹配可以消除緩沖器阻抗相關(guān)的未知變量，它的缺點在于電路中大部分的直流電流被分流到地，這加大了功率輸出和發(fā)熱問題。而源端匹配可以很好地消除反射造成的振鈴和過沖效應(yīng)，它的缺點在于電阻增加了板的成本并占用有效的PCB板面積。因此，在高速電路設(shè)計中，通常采用源端匹配技術(shù)。通常情況下，100～200 MHz的信號頻率其匹配電阻為30～50 Ω。當然，還有其他匹配技術(shù)，如在負載端使用串聯(lián)電容和電阻的方式消除反射等等，這些方法都各有其優(yōu)缺點。合理的布線對解決信號完整性問題也顯得尤為重要。

本系統(tǒng)中，在頻率大于100 MHz的信號線上均采用了源端匹配技術(shù)有效消除了反射造成的噪聲影響；在每個器件的電源和接地引腳間均加入了去耦電容。在不違背一般原則的前提下，利用現(xiàn)有的布線經(jīng)驗和一些信號完整性的仿真結(jié)果來約束和指導(dǎo)布線。

9 結(jié)論

本文結(jié)合系統(tǒng)設(shè)計中的實例，對高速信號傳輸?shù)男盘柾暾詥栴}作了較為詳細的論述。通過建立信號完整性模型，并利用模型仿真結(jié)果進行信號完整性設(shè)計[4]，從而大大減小了開發(fā)周期和開發(fā)成本，對嵌入式電路設(shè)計人員的電路設(shè)計有較強的參考價值。

[1] 周路，賈寶富.信號上升或下降時間對高速電路信號完整性影響的研究[J].現(xiàn)代電子技術(shù)，2011，34（6）:69-77.ZHOU Lu，JIA Bao-fu.Effects of signal rise or fall time on high-speed circuit’s signal integrity[J].Modern Electronics Technique，2011，34（6）:69-77.

[2] 張東，李瓊，秦前清.基于IBIS模型的仿真分析在SDRAM印刷電路板設(shè)計中的應(yīng)用[J].武漢大學學報:理學版，2011，57（1）:83-87.ZHANG Dong，LI Qiong，QIN Qian-qing.Application of simulation analysis based on IBIS model to SDRAMPCB design[J].Journal of Wuhan University:Natural Science Edition，2011，57（1）:83-87.

[3] 李莉，路而紅，周玉坤.基于Protel DXP的信號完整性分析[J].北京電子科技學院學報，2007，15（2）:52-54.LI Li，LU Er-hong，ZHOU Yu-kun.Signal integrity analysis based on protel DXP[J].Journal of Beijing Electronic Science and Technology Institute，2007，15（2）:52-54.

[4] 阮瓊，廖紅華.高速電路板的信號完整性設(shè)計與仿真[J].湖北民族學院學報:自然科學版，2010，28（4）:446-449.RUAN Qiong，LIAO Hong-hua.Signal integrity design and simulation of high-speed PCB[J].Journal of Hubei University for Nationalities:Natural Science Edition，2010，28（4）:446-449.

[5] 吳昊，陳少昌，王杰玉.高速數(shù)字系統(tǒng)的串擾問題分析[J].現(xiàn)代電子技術(shù)，2009，32（1）:170-173.WU Hao，CHEN Shao-chang，WANG Jie-yu.Crosstalk analysis for high-speed digital system[J].Modern Electronic Technology，2009，32（1）:170-173.

[6] 張磊，雷震，劉海波.高速電路設(shè)計和信號完整性分析[J].電子技術(shù)應(yīng)用，2001（6）:70-73.ZHANG Lei，LEI Zhen，LIU Hai-bo.High-speed circuit design and signal integrity analysis[J].Electronic Technology，2001（6）:70-73.