24 bit、4通道、高動態(tài)范圍、每通道156 kS/s同步采樣數(shù)據(jù)采集系統(tǒng)

電路功能與優(yōu)勢

圖1所示電路提供一種高動態(tài)范圍4通道同步采樣系統(tǒng)，它具有高串?dāng)_隔離度和靈活的采樣速率，所需外部器件極少，能夠輕松連接到DSP或FPGA。該電路的4個Σ-Δ型ADCAD7765采用菊花鏈配置，因此到數(shù)字主機的連接數(shù)量被減至最少。AD7765完全集成差分輸入/輸出放大器和基準電壓緩沖器，所需的外部器件數(shù)量得以顯著減少。

圖14 個菊花鏈連接的AD7765 ADC實現(xiàn)同步采樣

使用同步采樣配置的AD7765可提供以下優(yōu)點：

·通道間串?dāng)_隔離度優(yōu)于單芯片集成多個24 bit ADC的解決方案；

·在156 kS/s時的動態(tài)范圍為112 dB；

·支持更多或更少的通道數(shù)；

·支持多種SYNC控制（彼此之間可以存在相移）；

·雙抽取速率（128和256）和靈活的采樣時鐘能夠處理寬輸入帶寬范圍。

電路描述

每個AD7765利用公共采樣時鐘(MCLK)、同步信號(SYNC)和復(fù)位信號(RESET)提供時鐘，如圖1所示。ADR444提供的4.096 V公共基準電壓（使用圖5所示電路）以星形單點配置施加于每個AD7765(各ADC內(nèi)置基準電壓緩沖器)。

上電時給所有器件施加一個RESET脈沖(脈沖的最短低電平時間為1×MCLK周期)。RESET上升沿（使ADC離開復(fù)位狀態(tài)）施加于各AD7765，以便與MCLK下降沿同步。然后將一個SYNC脈沖(最短低電平時間為4×MCLK周期)施加于所有AD7765器件，其作用是選通AD7765的數(shù)字濾波器（當(dāng)它為邏輯低電平時）。在SYNC回到邏輯高電平后的第一個MCLK下降沿，AD7765的數(shù)字濾波器開始在內(nèi)部處理采樣。

SYNC功能起到兩個作用：(1)為各AD7765提供離散的時間點以便開始處理采樣。(2)確保各器件SDO引腳的數(shù)據(jù)輸出同步（各ADC的FSO下降沿同步），如圖2所示。

圖2 各AD7765通道的FSO的示波器圖，以156 kS/s的輸出數(shù)據(jù)速率同a步采樣放大

一旦所有器件同步，就可以配置所有ADC。菊花鏈工作模式要求所有ADC使用相同的抽取率(由引腳18控制)和功耗模式（通過寫入控制寄存器地址0x0001進行控制）設(shè)置，從而確保各器件的數(shù)據(jù)同步輸出。

為了寫入菊花鏈中的所有4個器件，需將一個公共FSI（幀同步輸入）信號施加于所有AD7765。對AD7765的寫操作由32 bit組成(16個地址位、16個寄存器位)。FSI以幀形式將數(shù)據(jù)傳輸?shù)狡骷?。寫入所?個器件時，菊花鏈的SDI輸入利用單個數(shù)據(jù)寫入指令進行加載，即當(dāng)FSI變?yōu)榈碗娖綍r，32 bit數(shù)據(jù)寫入AD7765(4)的SDI（串行數(shù)據(jù)輸入）。

本筆記中的示例以正常功耗模式工作，抽取系數(shù)為128（最大輸出數(shù)據(jù)速率為156 kS/s）。

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