基于ADF4216與SI550的高穩(wěn)定度本振設(shè)計(jì)＊

(武漢船舶通信研究所 武漢 430079)

1 器件介紹

美國ADI公司是高性能模擬器件供應(yīng)商,在鎖相環(huán)領(lǐng)域已有十多年的設(shè)計(jì)經(jīng)驗(yàn)。其ADF系列鎖相環(huán)產(chǎn)品所能綜合的頻率可達(dá)8GHz,幾乎能夠涵蓋目前所有的無線通信系統(tǒng)頻段。ADF4216就是其中的一款,主要特性如下：

?雙通道PLL合成器;

?IF頻率范圍可達(dá)550MHz;

?RF頻率可達(dá)1.2GHz;

?可選電荷泵;

?可選雙模寄存器;

?3.3V～5.5V電壓供電。

SILICON LOBS生產(chǎn)Silabs Si550系列壓控晶振(VCXO)芯片,內(nèi)部集成了頻率固定的低頻石英振蕩器和專利的DSPLL?鎖相回路。在電路中用做VCO,其主要特性如下：

?頻率范圍：從10MHz～1.4GHz可選任意頻率,滿足單頻,雙頻,4頻集成輸出的要求;

?壓控范圍：±10ppm,±20ppm,±50ppm可選;

?上升時(shí)間/下降時(shí)間：＜350ps(CML/PECL/LVDS輸出);

?輸出抖動(dòng)RMS(jitter)：＜1ps;

?輸出信號(hào)占空比：45%～55%;

?輸出電壓方式：T TL/CMOS,PECL,LVPECL,CML;

?工作電壓：1.8V,2.5V,3.3V可選。

2 工作原理

本文所述高穩(wěn)定度本振是通過頻率合成器,集成壓控振蕩器,環(huán)路濾波器,高穩(wěn)定度參考時(shí)鐘四部分形成鎖相環(huán)電路來實(shí)現(xiàn)的,其原理框圖如圖1所示。

頻率合成器在鎖相環(huán)(PLL)中工作,鑒頻鑒相器(PFD)將反饋頻率與基準(zhǔn)頻率的某一分頻形式相比較。PFD的輸出電流脈沖經(jīng)過濾波和積分,產(chǎn)生一個(gè)電壓。此電壓驅(qū)動(dòng)一個(gè)外部電壓控制振蕩器(VCO)提高或降低頻率,從而驅(qū)動(dòng)PFD的平均輸出接近0。

頻率經(jīng)過計(jì)數(shù)器縮放。輸入基準(zhǔn)(R)計(jì)數(shù)器將基準(zhǔn)輸入頻率降至PFD頻率(FPFD=FREF/R),反饋(N)計(jì)數(shù)器降低至輸出頻率,在PFD處與經(jīng)過縮放的基準(zhǔn)頻率相比較。達(dá)到均衡是,這兩個(gè)頻率相等,輸出頻率為N×FPFD。反饋計(jì)數(shù)器為雙模預(yù)分頻器類型,具有A計(jì)數(shù)器和B計(jì)數(shù)器(N=BP+A,其中P為預(yù)分頻值)。

3 實(shí)現(xiàn)方法

本電路主要由四部分(頻率合成芯片ADF4216、壓控振蕩電路(SI550)、高穩(wěn)定度恒溫晶體、環(huán)路濾波電路)組成(如圖2所示),以產(chǎn)生560MHz穩(wěn)定正弦時(shí)鐘信號(hào)為例詳細(xì)說明具體實(shí)現(xiàn)方法：

1)該電路中所選用頻率合成器芯片為獨(dú)立兩路頻率合成器(即可分別獨(dú)立完成兩路的鎖相環(huán)頻率合成)。IF中頻可到550MHz,RF射頻最高可到1.2GHz。兩個(gè)部分可以分別使用,也可同時(shí)使用,可根據(jù)要求產(chǎn)生本地振蕩器頻率范圍選擇。

2)隨模式控制高、低電平的不同,雙模分頻器采用兩個(gè)不同的分頻模數(shù)P+1和P。雙模分頻器的輸出同時(shí)驅(qū)動(dòng)兩個(gè)可編程分頻器,他們分別預(yù)置在A和B(A＜B),并進(jìn)行減計(jì)數(shù)。在除A和除B分頻器未計(jì)數(shù)到零時(shí),模式控制為高電平,雙模分頻器輸出頻率為fvco/(P+1)。在輸入A(P+1)個(gè)周期之后,除A分頻器計(jì)數(shù)到零,將模式控制變?yōu)榈碗娖?A分頻器計(jì)數(shù)停止計(jì)數(shù)。此時(shí),除B分頻器還有B-A個(gè)數(shù),雙模分頻器的模數(shù)變?yōu)镻,輸出頻率為fvco/P。再經(jīng)過P(B-A)個(gè)周期,除B分頻器計(jì)數(shù)到零,輸出低電平,再將兩計(jì)數(shù)器重新置為A和B,同時(shí)將模式控制恢復(fù)為高電平。通過這一完整的周期,合成器的分頻比為：N=(P+1)A+P(B-A)=PB+A,頻率分辨率為fr=fvco/N。

壓控振蕩器輸出的信號(hào)經(jīng)N次分頻后送入鑒相器中作為一路鑒相信號(hào),參考晶振輸出的標(biāo)準(zhǔn)信號(hào)經(jīng)參考分頻器R(范圍為0～16383)相器中作為另一路鑒相信號(hào)。鑒相器的輸出反映兩路鑒相信號(hào)相位誤差特性的電流序列脈沖,波器將電流轉(zhuǎn)換成VCO的控制電壓,同時(shí)對(duì)噪聲及鑒相輸出的紋波等干擾進(jìn)行抑制,VCO輸出與其輸入端控制電壓相應(yīng)的工作頻率。

3)確定瑣相環(huán)PLL頻率合成器各項(xiàng)參數(shù)?，嵪喹h(huán)鎖定后頻率分辨率fr=fvco/N=fvco/(PB+A)=fREFIN/R。分辨率約大,瑣相環(huán)鎖定時(shí)間越短,相位噪聲越小。因此以產(chǎn)生560MHz本地振蕩器為例,假設(shè)選用的參考時(shí)鐘(即高穩(wěn)定度恒溫晶體輸出)為20.48MHz,代入方程并將方程兩端約到最簡,由于N與R都為整數(shù),R又要取最小值,則可以得出R為32,N為875,P取32,而A＜B則可確定A為11,B為27,即確定了瑣相環(huán)頻率合成器所有參數(shù)。其他頻率合成依此方法確定。

4)向鎖相環(huán)頻率合成器的寄存器寫參數(shù)。可選用單片機(jī)、CPLD芯片或者FPGA芯片等等各種芯片向鎖相環(huán)頻率合成器的寄存器內(nèi)寫參數(shù)。鎖相環(huán)頻率合成器的CLOCK、DATA、LE三個(gè)管腳負(fù)責(zé)接收外來數(shù)據(jù),時(shí)序關(guān)系如圖3(注意：在ADI的PLL產(chǎn)品中,大多數(shù)datasheet中的SPI時(shí)序圖有錯(cuò)誤的,正確的應(yīng)是如圖3所示)。關(guān)于寄存器的描述請(qǐng)參考ADF4216數(shù)據(jù)手冊(cè)。

圖3 頻率合成器SPI接口時(shí)序

5)壓控振蕩器的選擇。壓控振蕩器VCO是將施加的調(diào)諧電壓轉(zhuǎn)換為輸出頻率。一般而言,VCO的調(diào)諧靈敏度(Kv)越低,相位噪聲性能越好。本電路中選用了SILICON LOBS公司SI550系列產(chǎn)品,調(diào)諧頻率范圍應(yīng)包含所需輸出頻率,并且要充分考慮溫度變化影響。

6)環(huán)路濾波器設(shè)計(jì)。環(huán)路濾波器的類型多種多樣。一般而言,環(huán)路濾波器帶寬應(yīng)為鑒相頻率PFD的1/10。提高帶寬會(huì)縮短鎖定時(shí)間,但濾波器帶寬覺不應(yīng)超過PFD/5,否則會(huì)大幅增加不穩(wěn)定性。環(huán)路濾波器的結(jié)構(gòu)和參數(shù)也可由ADI公司提供的仿真軟件ADIsimPLL來確定。

7)該電路加電,完成向瑣相環(huán)頻率合成器芯片寄存器置數(shù)后,瑣相環(huán)電路正常工作,即可得到理想的時(shí)鐘信號(hào)。

4 結(jié)語

采用該電路實(shí)現(xiàn)高穩(wěn)定度本振,可以提供極低的抖動(dòng)和出色的PSNR,可廣泛應(yīng)用于數(shù)據(jù)采集、無線基站、局域網(wǎng)(LAN)、寬帶無線接入與測試設(shè)備、衛(wèi)星通信、無線測量等領(lǐng)域。該電路簡單,靈活可靠,只需編程修改內(nèi)部寄存器參數(shù),即可實(shí)現(xiàn)不同頻率本振,實(shí)現(xiàn)一次設(shè)計(jì),多種使用,具有很強(qiáng)的推廣性與可移植性。

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