基于 FPGA的 sinc插值算法的研究和實(shí)現(xiàn)

何 斌,張志敏

(1.中國科學(xué)院電子學(xué)研究所,北京 100190;2.中國科學(xué)院研究生院,北京 100039)

1.Instituteof Electronics of Chinese Academy of Sciences,Beijing 100190,China;

2.Graduate University of Chinese Academy of Sciences,Beijing 100039,China

傳統(tǒng)的多帶寬合成孔徑雷達(dá)(Synthetic Aperture Radar,SAR)系統(tǒng)的數(shù)據(jù)預(yù)處理模塊通常存在模擬接收機(jī)濾波器組設(shè)計復(fù)雜和多種采樣時鐘同步困難等缺點(diǎn)。針對這些缺點(diǎn),最容易想到的數(shù)字解決方案是采用 1個高采樣頻率時鐘,使其為各輸入信號采樣時鐘的整數(shù)倍,這樣獲取高數(shù)據(jù)率信號后,通過整數(shù)倍降采樣即可獲得系統(tǒng)要求的各種數(shù)據(jù)率信號,如圖 1(a)所示。該方案中雖然僅有 1個采樣時鐘,但也帶來了新的問題,即采樣率過高。以200 MHz,300 MHz,400MHz和 500 MHz帶寬的線性調(diào)頻信號為例,按照 1.2倍的過采樣率[1],各采樣頻率分別為 240 MHz,360 MHz,480 MHz和 600MHz,則 ADC的采樣率要取它們的公倍數(shù),至少要達(dá)到7 200 MHz,這會給器件選擇和電路實(shí)現(xiàn)都帶來很大困難[2-3],并且對數(shù)字濾波器的處理速度要求也非常高。

針對上述問題,本文提出一種新的多帶寬 SAR系統(tǒng)數(shù)字處理方案,如圖 1(b)所示。該方案采用各帶寬信號采樣頻率中的最高的一個作為系統(tǒng)采樣時鐘,如上例中取 600 MHz,通過插值的方法產(chǎn)生其它各采樣頻率的信號的同時,還直接實(shí)現(xiàn)了數(shù)據(jù)的降采樣,節(jié)約了硬件資源。該方案僅采用了 1個模擬接收機(jī)濾波器和1個采樣時鐘,并且采樣時鐘頻率也不比傳統(tǒng)方法高,同時也解決了傳統(tǒng)方案中存在的多種采樣時鐘同步困難等問題。方案中的插值運(yùn)算會對數(shù)據(jù)實(shí)時處理提出較高要求,通常情況下,一個 8點(diǎn)的加權(quán) sinc函數(shù)插值比較適合 SAR數(shù)據(jù)處理[1,3]。

圖 1 多帶寬SAR系統(tǒng)數(shù)據(jù)預(yù)處理解決方案框圖

1 Sinc插值原理

設(shè)有函數(shù) f(x),采樣定理表明,在滿足以下兩個條件時,就可以從 f(x)的等間隔離散樣本中無失真的重建原始信號：

(1)信號是帶限的,即信號的最高頻率有界;

(2)采樣頻率滿足奈奎斯特采樣率。實(shí)信號的采樣率必須大于信號最高頻率的兩倍,復(fù)信號的采樣率必須大于信號的帶寬。

當(dāng)滿足以上條件時,在基帶信號下,其重建方程為：

上式可以看成是 fd(i)與 sinc(i)的卷積,其卷積核為

fd(i)是 f(x)在 x=i時的采樣值。

式(1)可以理解為所有輸入樣本的加權(quán)疊加,由此式就可以計算出任意點(diǎn)處 f(x)函數(shù)值。為精確計算某一點(diǎn)上的 f(x)需要覆蓋無限多個點(diǎn)。實(shí)際上這是無法做到的,而且使用大量數(shù)據(jù)點(diǎn)會使插值非常耗時,但精度提高的卻很小[4]。計算表明,核值隨著與x的間隔增大而降低,這意味著可以在不過度損失精度的同時對卷積核進(jìn)行截斷。在現(xiàn)有的計算資源下,一個 8點(diǎn)的加權(quán) sinc函數(shù)比較適合數(shù)據(jù)處理[3]。

當(dāng)使用截斷后的 sinc函數(shù)對存在陡峭邊緣的函數(shù)進(jìn)行插值時,會出現(xiàn)一種稱為 Gibbs效應(yīng)的振鈴現(xiàn)象。為減小這種影響,應(yīng)對插值核進(jìn)行加窗銳化,通常加 Kaiser窗的處理效果比較理想,如圖 2。對于加窗后的插值核,需要進(jìn)行歸一化處理,使其增益單位化,否則采樣點(diǎn)上的權(quán)值和不再等于 1,并且不同插值點(diǎn)之間會出現(xiàn)較大誤差。

圖 2 加 Kaiser窗前后 sinc函數(shù)頻譜比較

用 FPGA實(shí)現(xiàn) sinc插值算法時,為提高計算效率,可以將升采樣后的插值核存儲在表格中,使用查找表實(shí)現(xiàn)sinc插值因子的選擇[5],這樣就無需對每個插值點(diǎn)計算sinc函數(shù)、窗系數(shù)和歸一化因子,而只需使用最接近移動位置處的表格系數(shù),從而大大減小了硬件資源開銷。為減小誤差,表格系數(shù)通常量化為 16位有符號數(shù)[6]。圖3給出了計算插值核表格的示意圖。

圖3 插值核表格計算示意圖

插值核表格計算時采用 8點(diǎn)的 sinc函數(shù),量化位移為采樣點(diǎn)的 1/16,則表格系數(shù)共有 16行,每行8個系數(shù)。圖 3中,實(shí)線以 0為中心,虛線以 11/16為中心,分別計算 -3～+4數(shù)據(jù)點(diǎn)處的權(quán)值,即得平移零個采樣點(diǎn)(第 1行)和平移 11/16個采樣點(diǎn)(第 12行)的表格系數(shù)。

2 sinc插值算法的 FPGA實(shí)現(xiàn)

sinc插值算法實(shí)現(xiàn)的流程圖如圖 4。實(shí)時的處理 SAR數(shù)據(jù)時,根據(jù) SAR信號產(chǎn)生的特點(diǎn),必需先將距離向數(shù)據(jù)緩存到 FPGA內(nèi)部的 BlockRAM中,以便后續(xù)的插值處理。

圖 4 sinc插值算法實(shí)現(xiàn)流程

當(dāng)FPGA進(jìn)入復(fù)位狀態(tài)后,便開始檢測數(shù)據(jù)有效標(biāo)志信號。一旦數(shù)據(jù)有效標(biāo)志信號為高電平,就將數(shù)據(jù)緩存到 FPGA內(nèi)部的BlockRAM中,并根據(jù)帶寬控制字選擇步進(jìn)因子。BlockRAM緩存深度由 FPGA的處理能力和實(shí)際需要決定,本文中的BlockRAM數(shù)據(jù)緩存深度為 16384[7-8].由于步進(jìn)因子值大于 1,且待插值點(diǎn)由步進(jìn)因子累加得到,為保證輸出數(shù)據(jù)的連續(xù)性和節(jié)約硬件資源,插值操作必需等 SAR數(shù)據(jù)緩存到一定數(shù)量時才能開始進(jìn)行。等待深度設(shè)置的原則是SAR數(shù)據(jù)必需在計算最后一個插值點(diǎn)前完成緩存操作,本文中選擇等待深度為BlockRAM數(shù)據(jù)緩存深度的 2/3大小。

為減小插值誤差,選擇合適的插值表系數(shù)非常重要,其選擇原則如下：用待插值點(diǎn)的小數(shù)部分乘以16,然后將得到的數(shù)值四舍五入即可得到所要選擇的插值表系數(shù)的行數(shù)和對應(yīng)行中的系數(shù)。

采用 8點(diǎn)的 sinc函數(shù)進(jìn)行插值運(yùn)算時,根據(jù)待插值點(diǎn)的位置,按照時鐘節(jié)拍選擇所需的 8個數(shù)據(jù),其選取原則是以待插值點(diǎn)的整數(shù)部分為中心,選擇其前三個點(diǎn)和其后四個點(diǎn)。但開始的幾個待插值點(diǎn),有可能取不到其前面全部的三個點(diǎn),此時將取不到的數(shù)據(jù)點(diǎn)全部置零,如圖 5;最后幾個待插值點(diǎn)有可能取不到其后全部的四個點(diǎn),此時也要將取不到的數(shù)據(jù)點(diǎn)全部置零,如圖 6。

圖 5 開始點(diǎn)插值數(shù)據(jù)的選擇

圖 6 結(jié)束點(diǎn)插值數(shù)據(jù)的選擇

完成乘法運(yùn)算后,要對數(shù)據(jù)進(jìn)行位擴(kuò)展和補(bǔ)碼變換。因?yàn)橛醚a(bǔ)碼進(jìn)行加減運(yùn)算時,符號位直接參與運(yùn)算,否則運(yùn)算時必需判斷符號位,這就使整個電路邏輯設(shè)計復(fù)雜化,也必然增加硬件資源開銷,影響計算效率。然后對補(bǔ)碼變換后的數(shù)據(jù)進(jìn)行三級流水線加法運(yùn)算[9],最后將累加結(jié)果進(jìn)行補(bǔ)碼反變換即可得出插值中間結(jié)果。由于進(jìn)行了位擴(kuò)展,累加結(jié)果并不是實(shí)際的插值結(jié)果,只能取其中的某些位作為實(shí)際數(shù)據(jù)輸出。通常把累加結(jié)果的最高位作為輸出數(shù)據(jù)的符號位,取其后面的第 16到 22位作為輸出數(shù)據(jù)的低 7位,舍棄其余數(shù)據(jù)位。圖 7是對 20 MHz正弦信號sinc插值降采樣后的仿真結(jié)果,其綜合工具為 ISE9.2,目標(biāo)器件為 Xilinx公司 Virtex-5系列的 XC5VSX50tff1136-1,仿真平臺為 Modelsim SE 6.5。

圖 7 20MHz正弦信號sinc插值后的仿真結(jié)果

仿真結(jié)果表明,插值降采樣后的信號仍是比較完美的正弦信號。

3 實(shí)驗(yàn)與結(jié)果

本節(jié)對所設(shè)計的模塊在板卡上進(jìn)行了實(shí)驗(yàn)。其中,ADC的采樣信號是頻率為 20 MHz的正弦信號,采樣時鐘頻率為 600 MHz;它們均由 Agilent 4 000 MHz脈沖發(fā)生器產(chǎn)生;采樣長度為 8比特,采樣點(diǎn)數(shù)為 16 384[7-8],ADC輸出到 FPGA芯片的數(shù)據(jù)速率為 300 MHz.試驗(yàn)調(diào)試方案如圖8所示。

啟動 FPGA,讓各模塊正常工作,并用 Xilinx公司的 ChipScope Pro Analyzer軟件對從 RAM緩存 2輸出的數(shù)據(jù)進(jìn)行分析,實(shí)驗(yàn)結(jié)果如圖 9所示。

圖 9表明,高速數(shù)據(jù)經(jīng)過文中所設(shè)計的模塊處理后,其輸出仍然為比較完美的正弦信號。

圖 8 實(shí)驗(yàn)調(diào)試方案

圖 9 實(shí)驗(yàn)結(jié)果

4 結(jié)論

長時間的測試表明,當(dāng) ADC的采樣信號頻率在

20 MHz至 500 MHz變化時,系統(tǒng)均可以穩(wěn)定可靠的工作,這就表明了文中所設(shè)計方案的可靠性與優(yōu)越性,為合成孔徑雷達(dá)系統(tǒng)距離向數(shù)據(jù)預(yù)處理模塊設(shè)計提供了一種可行的方案。同時,在不嚴(yán)重影響成像質(zhì)量的前提下,本設(shè)計方案還可以應(yīng)用于方位向數(shù)據(jù)的處理中。

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