高速高精度流水線模數(shù)轉(zhuǎn)換器的設(shè)計(jì)

蔡小波 李福樂(lè)

摘要：本文給出了兩版基于0.18mmCMOS工藝的12位100MS/s流水線ADC。測(cè)試、分析了兩版芯片,經(jīng)過(guò)改進(jìn)版圖得到滿意結(jié)果。

關(guān)鍵詞： 流水線ADC 參考電路 寄生電阻

引言

隨著新一代無(wú)線移動(dòng)通信時(shí)代的到來(lái)，通信系統(tǒng)中數(shù)字中頻接收機(jī)對(duì)ADC的速度和精度的要求越來(lái)越高，而兼顧了速度和精度的流水線ADC是適應(yīng)這種要求的較好選擇。

在大規(guī)模模擬電路的設(shè)計(jì)中，由于電路規(guī)模比較大，提取寄生參數(shù)時(shí)如果提取寄生電阻，那電路節(jié)點(diǎn)數(shù)急劇增加，后仿真速度將會(huì)很慢甚至無(wú)法收斂，所以在提取寄生參數(shù)時(shí)一般只提取寄生電容，這樣電路節(jié)點(diǎn)數(shù)不會(huì)增加，仿真時(shí)間也不會(huì)太長(zhǎng)。但采用這種方式時(shí)仿真將忽略寄生電阻的影響，這與實(shí)際情況是有差別的，在版圖設(shè)計(jì)時(shí)需酌情考慮，尤其當(dāng)版圖走線中有靜態(tài)電流流過(guò)的時(shí)候。

本文給出了兩次流片(tape out)的測(cè)試結(jié)果。著重分析了第一版芯片參考電壓模塊版圖設(shè)計(jì)時(shí)由于不合理的布線，導(dǎo)線上的寄生電阻對(duì)ADC參考電壓、靜態(tài)特性和動(dòng)態(tài)特性的影響，并用MATLAB搭建流水線ADC的行為級(jí)模型來(lái)模擬驗(yàn)證寄生電阻對(duì)ADC性能的影響。此外，根據(jù)對(duì)第一版芯片測(cè)試結(jié)果的分析，第二版芯片對(duì)參考電壓產(chǎn)生電路的版圖進(jìn)行了修正然后重新流片，測(cè)試結(jié)果表明，對(duì)寄生電阻的分析是合理的，對(duì)應(yīng)的修正措施也是行之有效的。

系統(tǒng)結(jié)構(gòu)和關(guān)鍵電路模塊設(shè)計(jì)

本流水線ADC的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由時(shí)鐘電路、參考電路和ADC核心電路三部分組成。ADC核心電路用采樣保持放大器(SHA)采集模擬輸入信號(hào)，接著第1級(jí)采用3.5位/級(jí)的結(jié)構(gòu)，后面7級(jí)采用1.5位/級(jí)的結(jié)構(gòu)，最后1級(jí)為2位的ash ADC。

采樣保持放大器

如果不使用采樣保持放大器，ADC的輸入帶寬將受限于孔徑誤差(aperture error)[1]，所以本設(shè)計(jì)在級(jí)電路之前放置了一個(gè)SHA。從噪聲和功耗兩方面考慮，SHA采用電荷翻轉(zhuǎn)式(flip-around)結(jié)構(gòu)而不是電荷重分配式結(jié)構(gòu)(charge-redistribution)。

級(jí)分辨率的優(yōu)化

當(dāng)?shù)谝患?jí)電路從采樣相進(jìn)入到建立相的一瞬間，運(yùn)放輸入端會(huì)產(chǎn)生一個(gè)階躍電壓Vx，文獻(xiàn)[2]指出第一級(jí)電路分辨率越高這個(gè)階躍電壓Vx越小，意味著建立時(shí)間越短，并且對(duì)運(yùn)放壓擺率的要求越低。第一級(jí)電路分辨的提高可以降低對(duì)電容匹配的要求[3]，從而可以不用校準(zhǔn)電容失配而實(shí)現(xiàn)12位的ADC。此外，相比1.5比特/級(jí)的結(jié)構(gòu)，3.5比特/級(jí)的結(jié)構(gòu)在功耗和面積上都更有優(yōu)勢(shì)。

級(jí)縮減技術(shù)

由于系統(tǒng)對(duì)每一級(jí)建立精度的要求逐級(jí)降低，所以運(yùn)放的速度和增益也可以逐級(jí)降低，從而運(yùn)放的功耗和面積也逐級(jí)降低，這就降低了ADC的總功耗和總面積。此外，電容在MDAC工作過(guò)程中動(dòng)態(tài)得充放電造成一部分動(dòng)態(tài)功耗，所以也可以在滿足KTC噪聲要求的前提下逐級(jí)縮減電容值來(lái)降低功耗。在減少電容的同時(shí)，其實(shí)也減小了運(yùn)放的負(fù)載，從而進(jìn)一步減小運(yùn)放功耗。