基于DSP的無(wú)線數(shù)據(jù)傳輸平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

(成都理工大學(xué) 工程技術(shù)學(xué)院，四川 樂(lè)山 614007)

1 引 言

隨著現(xiàn)代通信技術(shù)的發(fā)展以及DSP芯片性價(jià)比的提高和廣泛的應(yīng)用，使得用DSP芯片作為無(wú)線通信的硬件平臺(tái)，盡可能多地用軟件來(lái)實(shí)現(xiàn)通信功能，成為現(xiàn)代通信領(lǐng)域發(fā)展的一種趨勢(shì)。頻移鍵控(Frequency Shift Key，F(xiàn)SK)調(diào)制是用數(shù)字基帶信號(hào)來(lái)控制高頻載波頻率的變化，調(diào)制后的載波信號(hào)頻率代表了要傳送的數(shù)字信號(hào)。它具有實(shí)現(xiàn)起來(lái)較容易、抗噪聲與抗衰減的性能較好等優(yōu)點(diǎn)，在無(wú)線數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。

本文介紹了一種基于DSP和2FSK全數(shù)字調(diào)制解調(diào)方法的無(wú)線傳輸平臺(tái)。系統(tǒng)設(shè)計(jì)的目標(biāo)是以通用的DSP TMS320VC5416為核心，結(jié)合簡(jiǎn)單的硬件結(jié)構(gòu)，實(shí)現(xiàn)低成本的數(shù)據(jù)和音頻傳輸系統(tǒng),能夠通過(guò)本系統(tǒng)實(shí)現(xiàn)傳輸速率為16 kbit/s數(shù)字音頻信號(hào)的傳輸和可靠的數(shù)據(jù)傳輸。

2 系統(tǒng)整體結(jié)構(gòu)

系統(tǒng)以DSP TMS320VC5416和CPLD EPM570T144C5為控制核心，可以實(shí)現(xiàn)數(shù)據(jù)的調(diào)制解調(diào)、數(shù)模轉(zhuǎn)換、模數(shù)轉(zhuǎn)換、信號(hào)變頻以及信號(hào)的收發(fā)。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)框圖Fig.1 System structure diagram

系統(tǒng)中DSP主要完成信號(hào)的2FSK調(diào)制和解調(diào)，并在CPLD的配合下完成對(duì)系統(tǒng)中其它模塊的控制。TLV320AIC23實(shí)現(xiàn)語(yǔ)音信號(hào)的轉(zhuǎn)換，工作在DSP模式，以8 kHz的速率通過(guò)McBSP0、McBSP1實(shí)現(xiàn)與DSP之間的數(shù)據(jù)交換，而UART串行口實(shí)現(xiàn)數(shù)字信號(hào)在PC機(jī)與DSP之間的通信。

DSP的2FSK載波中心頻率設(shè)置在24 kHz，使用低價(jià)位的8位模數(shù)轉(zhuǎn)換器TLC5510和8位數(shù)模轉(zhuǎn)換器TLC7524以192 kHz的頻率對(duì)系統(tǒng)輸入輸出信號(hào)進(jìn)行轉(zhuǎn)換，并經(jīng)過(guò)混頻器AD835和AD8343的兩次變頻實(shí)現(xiàn)頻率變換。AD835以本振97.2 MHz的頻率實(shí)現(xiàn)一次變頻，AD8343以本振452.8 MHz的頻率實(shí)現(xiàn)二次變頻，進(jìn)而實(shí)現(xiàn)調(diào)制載波信號(hào)與550 MHz UHF信號(hào)之間的變換。

系統(tǒng)所用97.2 MHz和452.8 MHz的本振，由PLL-VCO ADF4360-8和ADF4360-7實(shí)現(xiàn)[1]，它們?cè)贒SP的控制下可以方便地更改輸出本振頻率。ADF4360共有C寄存器、R寄存器和N寄存器配置寄存器，每個(gè)寄存器24位。配置的順序是上電→R寄存器→C寄存器→N寄存器，前后順序不能顛倒，否則ADF4360不能鎖定。ADF4360通過(guò)SPI接口完成數(shù)據(jù)傳輸，這可以通過(guò)DSP的McBSP2實(shí)現(xiàn)。在不改變鑒相頻率、控制方式的情況下，只需改變N寄存器內(nèi)相應(yīng)數(shù)據(jù)即可改變輸出頻率。

以發(fā)射通道作為測(cè)試對(duì)象，使用頻譜儀測(cè)試AD835輸出的一次上變頻信號(hào)以及測(cè)試AD8343輸出的二次上變頻信號(hào)所得頻譜如圖2和圖3所示。

圖2 一次上變頻后信號(hào)頻譜Fig.2 The signal spectrum after once up-conversion

圖3 二次上變頻后信號(hào)頻譜Fig.3 The signal spectrum after secondary up-conversion

3 系統(tǒng)軟件實(shí)現(xiàn)

為了使DSP能夠工作在全速狀態(tài)，DSP系統(tǒng)程序的啟動(dòng)設(shè)計(jì)為8位并行自舉加載的方式，系統(tǒng)所有程序固化在Flash SST39VF040中。在自舉加載后，所有程序都被讀取到DSP的DARAM中執(zhí)行，可以使DSP在全速160 MHz的主頻下可靠地運(yùn)行，增加系統(tǒng)處理能力的實(shí)時(shí)性。系統(tǒng)的2FSK數(shù)據(jù)調(diào)制解調(diào)速率設(shè)計(jì)為16 kbit/s，在此使用中心載波頻率Fc=24 kHz,載波F0=16 kHz表示“0”,載波F1=32 kHz表示“1”[2]。系統(tǒng)的AD采樣頻率Fs設(shè)置為192 kHz，每個(gè)碼元包含12個(gè)采樣點(diǎn)。

3.1 CPLD控制接口的定義

由于DSP的控制端口較少，因此使用CPLD作為系統(tǒng)中的“膠合”，實(shí)現(xiàn)DSP對(duì)系統(tǒng)中其它外圍設(shè)備的控制。外圍設(shè)備的地址都被分配在DSP的I/O空間，相應(yīng)的設(shè)備端口控制分配如表1所示。

表1 DSP外設(shè)的CPLD映射地址Table 1 The CPLD mapping address of DSP peripherals

系統(tǒng)中的兩個(gè)PLL-VCO器件共用一個(gè)地址，在DSP需要對(duì)PLL-VCO進(jìn)行設(shè)置的時(shí)候，通過(guò)不同的子地址實(shí)現(xiàn)區(qū)分。DSP先將數(shù)據(jù)以PLL-VCO子地址→ R寄存器→C寄存器→N寄存器的數(shù)據(jù)寫(xiě)入CPLD進(jìn)行緩存，然后再由CPLD以SPI的方式將緩存數(shù)據(jù)寫(xiě)入到PLL-VCO中。以ADF4360-7輸出452.8 MHz本振的控制為例，R、C、N寄存器配置字分別是0x300191、0x0FF92C、0xE23602,相關(guān)DSP程序如下：

ST #0x0000,*AR7

PORTW*AR7,0x0003;端口寫(xiě)ADF4360-7子地址

ST #0x3001,*AR7；

PORTW *AR7,0x0003; 端口寫(xiě)ADF4360-7 R寄存器高16位

ST #0x910F,*AR7

PORTW *AR7,0x0003;端口寫(xiě)ADF4360-7 R寄存器低8位和C寄存器高8位

ST #0xF92C,*AR7

PORTW *AR7,0x0003;端口寫(xiě)ADF4360-7 C寄存器低16位

ST #0xE236,*AR7

PORTW *AR7,0x0003; 端口寫(xiě)ADF4360-7 N寄存器高16位

ST #0x0200,*AR7

PORTW *AR7,0x0003; 端口寫(xiě)ADF4360-7 N寄存器低8位

3.2 2FSK調(diào)制算法

2FSK調(diào)制采用查表法，可以實(shí)現(xiàn)較好的實(shí)時(shí)性，特別適用于通信載波的生成。在DSP的程序存儲(chǔ)空間,使用Q15定點(diǎn)數(shù)格式在[0,2π]上以2π/N的相位間隔固化N點(diǎn)正弦值，以供查表，在此取N=12。這樣，對(duì)于F0和F1的取樣間隔分別為

(1)

使用DSP定時(shí)器T0，用來(lái)實(shí)現(xiàn)對(duì)數(shù)據(jù)解調(diào)DAC輸出速率的控制。這樣，如要實(shí)現(xiàn)12 kbit/s的數(shù)據(jù)傳輸速率，需要將DSP定時(shí)器T0的溢出率設(shè)置為192 kHz。

3.3 2FSK解調(diào)算法

FSK解調(diào)有相干解調(diào)和非相干解調(diào)[3-4]，相干解調(diào)對(duì)通信設(shè)備要求較高，一般數(shù)字調(diào)頻系統(tǒng)都采用非相干解調(diào)[5]。在此，采用實(shí)時(shí)性較高的2FSK信號(hào)差分檢波解調(diào)算法[6]。算法的基本思想是已調(diào)信號(hào)和它的π/2的延時(shí)信號(hào)相乘，然后經(jīng)過(guò)低通濾波，根據(jù)濾波結(jié)果的符號(hào)判斷發(fā)送信號(hào)的值，從而實(shí)現(xiàn)信號(hào)的解調(diào)。算法原理如圖4所示。

圖4 2FSK解調(diào)算法原理圖Fig.4 Schematic diagram of 2FSK demodulation

信號(hào)采樣值S(n)經(jīng)延時(shí)器延遲k個(gè)采樣點(diǎn)得到S(n-k)。k要小于每個(gè)二進(jìn)制碼元周期內(nèi)的采樣點(diǎn)數(shù)，使得S(n)和S(n-k)是屬于同一個(gè)二進(jìn)制碼元的采樣值。S(n)和S(n-k)相乘后的輸出樣值為

V(n)=S(n)S(n-k)=

A2sin(2πFnTs)sin[2πF(n-k)Ts]=

(2)

前面一部分是僅與k有關(guān)的常數(shù)，后面一部分是與n有關(guān)的高頻分量，可通過(guò)對(duì)稱(chēng)系數(shù)低通濾波器h(n)來(lái)濾除。低通濾波器h(n)的截止頻率設(shè)為12 kHz，對(duì)稱(chēng)系數(shù)經(jīng)Matlab計(jì)算求得：h0=0.000 184 97，h1=0.263 16，h2=0.192 72，h3=0.220 79。通過(guò)該低通濾波器后得到：

(3)

k的選擇是設(shè)計(jì)解調(diào)器的關(guān)鍵，應(yīng)使差值：

d(k)=cos(2πF0kTs)-cos(2πF1kTs)

(4)

最大，以利于正確區(qū)分兩種頻率，降低判決的誤碼率。根據(jù)實(shí)際的測(cè)試得到，當(dāng)k=2時(shí)，可以得到較好的區(qū)分度。經(jīng)過(guò)低通濾波后的數(shù)據(jù)U(n)經(jīng)過(guò)判決算法后，可以得到最終所要的解調(diào)數(shù)據(jù)Y(n)。

系統(tǒng)12個(gè)采樣數(shù)據(jù)表示一個(gè)碼元，當(dāng)判決算法連續(xù)判決12個(gè)采樣數(shù)據(jù)(一個(gè)碼元包含的采樣點(diǎn))滿足預(yù)設(shè)閾值之后，確定一個(gè)碼元的狀態(tài)。假設(shè)如下判決算法中用到的變量：LPFOUT→濾波器輸出，DATA-THD→幅度判決的閾值，DEC-DATA-CURR→當(dāng)前采樣點(diǎn)判決值，DEC-DATA-BE→前一次采樣點(diǎn)判決值，DEC-NUM→判決用計(jì)數(shù)器，DEC-NUM-X→周期計(jì)數(shù)器。判決算法流程圖如圖5所示。

4 實(shí)驗(yàn)測(cè)試結(jié)果

發(fā)射端以F0=16 kHz與F1=32 kHz調(diào)制二進(jìn)制數(shù)據(jù)“10001011011”，并經(jīng)過(guò)DAC及兩次上變頻發(fā)射出去。接收端將接收到的信號(hào)兩次下變頻及模數(shù)轉(zhuǎn)換后，DSP將采集數(shù)據(jù)讀進(jìn)來(lái)進(jìn)行解調(diào)。為了便于分析，將數(shù)據(jù)預(yù)先存儲(chǔ)起來(lái)，使用2FSK解調(diào)算法，對(duì)采集數(shù)據(jù)進(jìn)行解調(diào)。2FSK解調(diào)過(guò)程中，關(guān)鍵步驟處理的結(jié)果在CCS 2.2下的分析如圖6所示。

圖5 2FSK解調(diào)算法程序流程圖Fig.5 2FSK demodulation flow chart

圖6 2FSK解調(diào)算法實(shí)驗(yàn)結(jié)果Fig.6 The experimental results of 2FSK demodulation

圖6包含了采集的調(diào)制原始數(shù)據(jù)S(n)、延時(shí)相乘后的數(shù)據(jù)S(n-k)、經(jīng)過(guò)低通濾波后的數(shù)據(jù)U(n)和解調(diào)之后的數(shù)據(jù)Y(n)。由圖6可以看到，原始的調(diào)制數(shù)據(jù)“10001011011”經(jīng)過(guò)解調(diào)程序后，可以準(zhǔn)確地將原來(lái)的數(shù)據(jù)解調(diào)出來(lái)。2FSK的解調(diào)算法使用匯編語(yǔ)言編寫(xiě)，基本做到了程序設(shè)計(jì)的最優(yōu)化。經(jīng)實(shí)際測(cè)算，解調(diào)程序每個(gè)碼元的解調(diào)時(shí)間為481個(gè)CPU時(shí)鐘周期。當(dāng)DSP工作在全速160 MHz的CPU時(shí)鐘頻率下時(shí)，解調(diào)一個(gè)二進(jìn)制碼元的時(shí)間為3 μs，完全可以滿足系統(tǒng)16 kbit/s的數(shù)據(jù)傳輸速率，系統(tǒng)具有較高的實(shí)時(shí)性。

5 系統(tǒng)主控電路板設(shè)計(jì)注意事項(xiàng)

主控板主要包括DSP、CPLD、音頻編解碼電路、ADC電路、DAC電路以及與外部連接的接口。主控板使用兩層板設(shè)計(jì)，進(jìn)一步降低系統(tǒng)的整體成本。在電路板設(shè)計(jì)調(diào)試過(guò)程中需要注意以下幾點(diǎn)：

(1)以網(wǎng)狀線路對(duì)電路板不同部分供電。并確認(rèn)DSP核心供電電壓為1.6 V，否則，DSP將不能工作在160 MHz全速狀態(tài)；

(2)以減小信號(hào)回路面積為原則，模擬部分的電路中的電源線、地線以及模擬信號(hào)線，與數(shù)字部分線路不發(fā)生交叉，最好能夠?qū)⒏髂M部分的線路以各自線路獨(dú)立布線，特別是ADC與DAC的電路；

(3)在焊接調(diào)試的時(shí)候，一定要步步為營(yíng)，焊接并調(diào)試好一部分后，再進(jìn)行下一步；

(4)焊接調(diào)試步驟：電源電路→DSP電路→CPLD電路→ADC電路→DAC電路→其它電路。系統(tǒng)主控電路板如圖7所示。

圖7 系統(tǒng)主控電路板Fig.7 System main control circuit board

6 結(jié)束語(yǔ)

經(jīng)過(guò)實(shí)際測(cè)試，系統(tǒng)工作穩(wěn)定，數(shù)據(jù)傳輸及語(yǔ)音傳輸實(shí)現(xiàn)了預(yù)期目標(biāo)。系統(tǒng)的硬件電路設(shè)計(jì)簡(jiǎn)潔，可靠性和靈活性高。對(duì)所選DSP來(lái)講，系統(tǒng)中所用到的FSK調(diào)制解調(diào)算法，運(yùn)算量不大，實(shí)現(xiàn)了實(shí)時(shí)的數(shù)據(jù)傳輸。

系統(tǒng)實(shí)現(xiàn)的2FSK的調(diào)制解調(diào)算法，可以應(yīng)用在電力載波通信以及鐵路信號(hào)檢測(cè)等領(lǐng)域。以此平臺(tái)為基礎(chǔ)，經(jīng)過(guò)改進(jìn)、程序移植可以應(yīng)用在單兵無(wú)線通信、衛(wèi)星通信等領(lǐng)域，具有較高的實(shí)踐應(yīng)用意義。

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