JTIDS傳輸符號產(chǎn)生模塊的FPGA設(shè)計

牛強(qiáng)軍1，莫新康，趙文俊1，宋家友

(1.空軍第一航空學(xué)院 航空電子工程系，河南 信陽 464000；2.鄭州大學(xué) 信息工程學(xué)院，鄭州 450001)

1 引 言

Link16[1]是美國國防部選擇的高速視距戰(zhàn)術(shù)數(shù)據(jù)鏈，由時分復(fù)用(TDMA)協(xié)議、聯(lián)合戰(zhàn)術(shù)信息分發(fā)系統(tǒng)(JTIDS)波形和TADIL J消息標(biāo)準(zhǔn)組成，采用直接序列擴(kuò)頻、調(diào)頻等抗干擾技術(shù)，具有容量大、保密性好、抗干擾能力強(qiáng)、使用靈活、功能齊全等特點(diǎn)。鑒于數(shù)據(jù)鏈在現(xiàn)代戰(zhàn)爭中的重要作用，對Link16進(jìn)行研究具有重要意義。

JTIDS終端是Link16的通信載體，承載了Link16數(shù)據(jù)鏈數(shù)據(jù)發(fā)射前的信息處理和數(shù)據(jù)接收后的信息還原，傳輸符號產(chǎn)生模塊是JTIDS發(fā)射端基帶信息處理部分。為便于在實驗室內(nèi)對JTIDS進(jìn)行測評，采用FPGA設(shè)計了一種可實現(xiàn)JTIDS終端基帶數(shù)據(jù)處理功能的實驗板，經(jīng)過測試驗證了該設(shè)計的正確性與可靠性。由于該系統(tǒng)集成度高，資源占用少，且留有前置和后置接口，可方便嵌入相應(yīng)系統(tǒng)中完成相關(guān)性能的測評，也可在該模塊基礎(chǔ)上添加JTIDS射頻處理模塊設(shè)計成為一個完整的JTIDS發(fā)射終端。

2 傳輸符號產(chǎn)生原理及子模塊設(shè)計

傳輸符號產(chǎn)生模塊是指待發(fā)送信息經(jīng)過RS編碼、交織、CCSK軟擴(kuò)頻、CCSK碼字加密等一系列(圖1)的處理[2-3]后得到傳輸符號，從而為下一步MSK調(diào)制提供激勵。

圖1 JTIDS傳輸符號產(chǎn)生模塊系統(tǒng)框圖Fig.1 Systemic diagram of JTIDS transmission code generator

2.1 RS編碼

Link16采用TADIL J系列消息格式。J系列報文中，包含20 bit的報頭和3組75 bit的消息，將每5 bit作為一個碼元，即為4碼元的報頭和3組15碼元的消息，共49碼元，對報頭進(jìn)行RS(16,4)編碼，對3組消息字分別進(jìn)行RS(31,15)編碼，最后得到編碼后的16碼元報頭和93碼元消息字共109碼元。

下面以RS(31,15)為例介紹RS編碼原理及其電路設(shè)計實現(xiàn)[4-6]。

對應(yīng)RS碼的參數(shù)，RS(31,15)為編碼后碼長n=31，信息碼長k=15，檢錯能力2t=16，最大糾錯能力t=8，5位32進(jìn)制碼。

設(shè)信息多項式為

m(x)=mk-1xk-1+mk-2xk-2+…+m1x+m0

(1)

校驗多項式為r(x)，碼多項式為c(x)，生成多項式為

gx=x+αx+α2…x+α2t-1x+α2t

(2)

RS編碼過程中涉及的運(yùn)算均是在伽羅華域進(jìn)行。對于32進(jìn)制RS編碼，m=5，選擇本原多項式f(x)=x5+x2+1，由本原多項式生成的伽羅華擴(kuò)域如表1所示。

表1 由f(x)=x5+x2+1生成的GF(25)擴(kuò)域Table 1 Extension field GF(25) generated by f(x)=x5+x2+1

伽羅華域加法和乘法運(yùn)算方法如下：

加法(減法相同)：模二運(yùn)算，如：

α8+α20=01101+01100=00001=α0=1

(3)

乘法：指數(shù)相加后對2m-1取模，如：

α8×α25=α8+25mod 31=α2

(4)

按照上述運(yùn)算方法將生成多項式g(x)展開得：

gx=x2t+gn-k-1x2t-1+…+g1x+g0

(5)

根據(jù)RS編碼原理有如下運(yùn)算關(guān)系：

rx=xn-kmxmodgx

(6)

cx=xn-kmx+rx=

xn-kmx+xn-kmxmodgx

(7)

則c(x)的編碼電路可由多項式除法電路改進(jìn)后實現(xiàn)，如圖2所示，圖中方框表示寄存器。

圖2 RS編碼電路圖Fig.2 Circuit diagram of RS encoding

編碼電路流程說明如下：

(1)開關(guān)接通1，gate閉合，隨著時鐘的繼續(xù)，輸入數(shù)據(jù)一方面輸出，另一方面進(jìn)入除法器完成除法運(yùn)算，并將余式的系數(shù)存于各級寄存器中；

(2)k個時鐘之后，開關(guān)撥到2，gate打開，將存儲在寄存器中的余式系數(shù)輸出，與先前的輸出信息碼組合即為最終的RS碼，待2t個時鐘后，重復(fù)上一步，即可實現(xiàn)無縫連續(xù)編碼。

對于RS(31，15)編碼，只需要將各個參數(shù)輸入編碼電路中，編碼運(yùn)算即可實現(xiàn)并正確輸出；對于RS(16，4)編碼，由于標(biāo)準(zhǔn)的RS碼要求n=2m-1，如果n≠2m-1，則該RS碼是對應(yīng)標(biāo)準(zhǔn)RS碼的截斷碼，RS(16，4)是RS(31，19)的截斷碼，只需要寫出后者的編碼程序(方法同RS(31，15))，并且調(diào)整使能信號在輸入到第四位有效信息時跳變，然后開始輸出校驗信息即可，相當(dāng)于在4位信息前補(bǔ)15個0位。

2.2 31×3交織

交織技術(shù)有利于提高消息的保密性和JTIDS的抗干擾能力，將傳輸過程中出現(xiàn)的錯碼離散化，使得糾錯能力從RS(31，15)的最多糾正8個錯碼，增加到最多糾正8×3個錯碼。

交織采用塊交織的方式，如圖3所示。在設(shè)計時采用片內(nèi)雙口SRAM，將93個碼元依次寫入SRAM然后讀使能，按照行入列出的順序通過地址變換讀取SRAM中的數(shù)據(jù)，經(jīng)過比較，若采用傳統(tǒng)數(shù)組下標(biāo)轉(zhuǎn)換的方法會占用較多的FPGA邏輯資源(大于等于20%，只針對本設(shè)計所使用FPGA芯片型號)，而采用雙口SRAM則只占用不到1%。

圖3 塊交織示意圖Fig.3 Diagram of block interleaver

2.3 循環(huán)碼移位鍵控(CCSK)編碼

CCSK軟擴(kuò)頻是將原始的5 bit碼元用一組32 bit的CCSK碼字來代替，進(jìn)一步提高了系統(tǒng)的抗干擾和保密性能。表2列出了5 bit碼元和32 bit的CCSK碼字之間的對應(yīng)關(guān)系，通過對長度為32 bit的CCSK碼字S0循環(huán)左移n次，就可得到第n個碼元對應(yīng)的長度為32位的CCSK碼字，n是被編碼碼元的值(00000～11111)。

表2 循環(huán)碼移位鍵控(CCSK)碼字(32 bit)Table 2 CCSK code(32 bit)

在設(shè)計時采用片內(nèi)ROM。由于5 bit碼元和容量為32的ROM地址一一對應(yīng)，將上述對應(yīng)關(guān)系寫入ROM中，即可正確調(diào)取ROM里的CCSK碼字。

2.4 CCSK碼字加密

此步驟是為了提高JTIDS波形的傳輸保密能力。CCSK碼字加密指的是將生成的CCSK碼字與一個32 bit偽隨機(jī)噪聲進(jìn)行異或運(yùn)算，因此，當(dāng)數(shù)據(jù)最終發(fā)送時，數(shù)據(jù)看起來就像不相干的噪聲。對非法竊聽者而言，傳輸脈沖信號以隨機(jī)調(diào)制的形式出現(xiàn)，無法預(yù)測。對合法接收機(jī)而言，具有準(zhǔn)確已知的系統(tǒng)時間(實現(xiàn)同步后)，能夠?qū)崿F(xiàn)對偽隨機(jī)噪聲信號的檢測，恢復(fù)出CCSK碼字，并解碼為CCSK碼字所代表的5 bit數(shù)據(jù)，從而實現(xiàn)數(shù)據(jù)的還原。

偽隨機(jī)序列(Pseudo-noise，PN)也稱作偽碼，它既有近似隨機(jī)序列(噪聲)的性質(zhì)，又能按一定規(guī)律(周期)產(chǎn)生和復(fù)制序列。

最常見的二進(jìn)制PN序列是最大長度線性移位寄存器序列，也稱m序列，可由m級線性反饋移位寄存器(LFSR)生成。選取適當(dāng)?shù)姆答伔绞剑琺級LFSR所產(chǎn)生的序列周期可以達(dá)到2m-1。定義LFSR的特征多項式：

px=xm+fm-1xm-1+…+f1x+1

(8)

則由p(x)所對應(yīng)的m級LFSR輸出最長序列的充要條件是p(x)為本原多項式。

本偽隨機(jī)序列產(chǎn)生器需要產(chǎn)生32 bit偽隨機(jī)序列，需要32級LFSR，所用到的特征多項式經(jīng)過查詢列出如下：

px=x32+x22+x2+x+1

(9)

在設(shè)計時把全零的狀態(tài)也考慮了進(jìn)去，使得該偽隨機(jī)序列產(chǎn)生器序列的周期達(dá)到了2m。PN碼產(chǎn)生流程如圖4所示，32級LFSR中存儲的是移位初始值，該值決定了后續(xù)解密時的同步問題。

圖4 偽隨機(jī)序列產(chǎn)生器流程圖Fig.4 Flow chart of pseudorandom sequence generator

3 傳輸符號產(chǎn)生模塊綜合設(shè)計與仿真

綜合各個子處理模塊的原理及設(shè)計方案，給出了傳輸符號產(chǎn)生模塊的系統(tǒng)級設(shè)計框圖，如圖5所示。在Quartus II環(huán)境[7]下選擇Cyclone II系列的EP2C8Q208C8 FPGA芯片進(jìn)行了系統(tǒng)級功能仿真與時序仿真。

圖5 JTIDS傳輸符號產(chǎn)生模塊設(shè)計流程圖Fig.5 Flowchart of JTIDS transmission code generator

進(jìn)行整個系統(tǒng)的綜合設(shè)計時需要解決一系列問題，其中最主要的影響處理結(jié)果正確性的因素是時序問題，即在將各子模塊綜合處理過程中注意各模塊之間的無縫銜接，本設(shè)計的綜合過程如下：利用一個容量為64、位寬為5的SRAM對輸入的49碼元數(shù)據(jù)進(jìn)行存儲(15×3碼元信息+4碼元報頭)，通過讀取SRAM的地址調(diào)取前4碼元報頭進(jìn)行RS(16，4)編碼，調(diào)取后45碼元信息進(jìn)行連續(xù)的3組RS(31，15)編碼，將后者輸出直接送至31×3交織器進(jìn)行交織，然后將前者輸出與交織器的輸出組合后的109碼元(31×3+16)存入事先設(shè)計好的容量為128、位寬為5的SRAM中，之后通過調(diào)取SRAM中的數(shù)據(jù)在存有CCSK碼字的ROM中獲取各自對應(yīng)的32 bit CCSK碼字，最后與獨(dú)立的PN序列產(chǎn)生器產(chǎn)生的32 bit偽隨機(jī)序列異或輸出即為最終的傳輸符號。

為便于觀察結(jié)果，仿真時設(shè)置輸入49碼元用十進(jìn)制表示為：1 2 3 4 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 5 6 7 8 9 10 11 12 13 14 5，并用計數(shù)器自始至終跟進(jìn)，得到的時序仿真波形圖如圖6所示，傳輸符號的仿真結(jié)果與預(yù)期正確結(jié)果相同。

圖6 JTIDS傳輸符號產(chǎn)生模塊系統(tǒng)級時序仿真圖Fig.6 Time simulation of JTIDS transmission code generator

counter為計數(shù)器，rst為高電平時開始計數(shù)，out1為容量為64的SRAM寫入49位din并按照要求輸出的結(jié)果，out2為對SRAM中的后45位數(shù)據(jù)進(jìn)行連續(xù)RS(31，15)編碼后的結(jié)果，out3為對SRAM中的前4位數(shù)據(jù)進(jìn)行RS(16，4)編碼后的結(jié)果，out4為對out2進(jìn)行31×3交織后的結(jié)果，out5為將out3和out4按照先報頭后信息順序(前16位，后93位)組合后存入容量為128的SRAM后的結(jié)果，out6為讀取128位SRAM中的數(shù)據(jù)進(jìn)行CCSK編碼后的結(jié)果，out7為實時產(chǎn)生的32 bit偽隨機(jī)序列，dout為out6與out7異或(CCSK碼字加密)后的最終傳輸符號。

4 結(jié) 論

整個JTIDS傳輸符號產(chǎn)生模塊在Quartus II環(huán)境下選擇Cyclone II系列的EP2C8Q208C8 FPGA芯片進(jìn)行系統(tǒng)級綜合與仿真只占用5%～6%的邏輯資源，芯片內(nèi)部存儲資源也只占用了1%左右，并在Cyclone II FPGA開發(fā)板上驗證了其正確性與可行性。利用FPGA對JTIDS傳輸符號產(chǎn)生模塊進(jìn)行可編程設(shè)計，可以使硬件設(shè)計工作轉(zhuǎn)換為軟件設(shè)計工作，縮短了系統(tǒng)設(shè)計周期，提高了實現(xiàn)的靈活性，降低了成本，且由于設(shè)計集成度高，加上FPGA的高速數(shù)據(jù)處理和控制能力，系統(tǒng)有效性和穩(wěn)定性得到了保證。

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