基于FPGA的高速同步HDLC通信控制器設(shè)計(jì)

陳 晨 ， 李志來(lái) ， 徐 偉 ， 金 光

（1.中國(guó)科學(xué)院 長(zhǎng)春光學(xué)精密機(jī)械與物理研究所，吉林 長(zhǎng)春 130033；2.中國(guó)科學(xué)院 研究生院，北京 100039）

高級(jí)數(shù)據(jù)鏈路控制HDLC（High-level Data Link Control）廣泛應(yīng)用于數(shù)據(jù)通信領(lǐng)域，是確保數(shù)據(jù)信息可靠互通的重要技術(shù)。實(shí)施HDLC的一般方法通常是采用ASIC器件和軟件編程等。HDLC的ASIC芯片使用簡(jiǎn)易，功能針對(duì)性強(qiáng)，性能可靠，適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多，ASIC芯片出于專(zhuān)用性的目的難以通用于不同版本，缺乏應(yīng)用靈活性。例如 CCITT、ANSI、ISO／IEC等都有各種版本的HDLC標(biāo)準(zhǔn)，器件生產(chǎn)商都還有各自的標(biāo)準(zhǔn)，對(duì)HDLC的CRC序列生成多項(xiàng)式等有不同的規(guī)定。況且，專(zhuān)用于HDLC的ASIC芯片其片內(nèi)數(shù)據(jù)存儲(chǔ)器容量有限，通常只有不多字節(jié)的FIFO可用。對(duì)于某些應(yīng)用來(lái)說(shuō)，當(dāng)需要擴(kuò)大數(shù)據(jù)緩存的容量時(shí)，只能對(duì)ASIC芯片再外接存儲(chǔ)器或其他電路，ASIC的簡(jiǎn)單易用性就被抵銷(xiāo)掉了[1]。

FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列，屬于超大規(guī)模集成電路，具有豐富的系統(tǒng)門(mén)、邏輯單元、塊RAM和IO引腳等硬件資源。由于FPGA具有重裝載功能，可以在其內(nèi)部靈活實(shí)現(xiàn)各種數(shù)字電路設(shè)計(jì)，甚至可以動(dòng)態(tài)改變其內(nèi)部設(shè)計(jì)，動(dòng)態(tài)實(shí)現(xiàn)不同的功能[2]。

因此，采用FPGA實(shí)現(xiàn)HDLC是一種可行的方法。HDLC通信控制器主要是對(duì)數(shù)據(jù)進(jìn)行CRC校驗(yàn)、‘0’比特插入和加幀頭幀尾操作。

1 “0”比特插入模塊

HDLC規(guī)程規(guī)定信息的傳送以幀為單位，每一幀的基本格式如圖1所示。

圖1 HDLC規(guī)程格式Fig.1 HDLC protocols format

HDLC規(guī)程指定采用8 bit的01111110為標(biāo)志序列，稱(chēng)為F標(biāo)志。用于幀同步，表示1幀的開(kāi)始和結(jié)束，相鄰2幀之間的F，既可作為上一幀的結(jié)束，又可作為下一幀的開(kāi)始。標(biāo)志序列也可以作為幀間填充字符，因而在數(shù)據(jù)鏈路上的各個(gè)數(shù)據(jù)站都要不斷搜索F標(biāo)志，以判斷幀的開(kāi)始和結(jié)束[3]。

由于HDLC具有固定的幀格式，以7EH為幀頭和幀尾，為了保證透明傳輸，即只有幀頭和幀尾出現(xiàn)連續(xù)的6個(gè)‘1’，其他地方不允許有連續(xù)5個(gè)以上的‘1’出現(xiàn)，否則就要進(jìn)行‘0’比特插入，即只要遇到連續(xù) 5個(gè)‘1’，就在其后插入 1個(gè)‘0’。根據(jù)傳輸數(shù)據(jù)量的大小可采用以下2種思路實(shí)現(xiàn)‘0’比特插入操作。

1.1 遇‘0’緩沖實(shí)現(xiàn)法

由于數(shù)據(jù)中出現(xiàn)多少個(gè)連續(xù)的‘1’是不可控的，故最終插入‘0’的個(gè)數(shù)也是不可控的。例如要發(fā)送的“有效數(shù)據(jù)”（包含地址字段、控制字段、信息字段、幀校驗(yàn)字段）為320 bit，則最多會(huì)插入64個(gè)‘0’。數(shù)據(jù)是串行輸入，每插入1個(gè)‘0’，則數(shù)據(jù)由5位變成 6位，則插‘0’后要輸入的數(shù)據(jù)就被“積壓”來(lái)，插入的‘0’越多，“積壓”的數(shù)據(jù)就越多。如果采用文獻(xiàn)[4]中的插‘0’方法，簡(jiǎn)單的將‘0’插入，將會(huì)丟失 1位數(shù)據(jù)，設(shè)置1個(gè)64位的緩沖，每插入1個(gè)‘0’就把后面數(shù)據(jù)做為1位延時(shí)，插‘0’后在把已經(jīng)延時(shí)1個(gè)時(shí)鐘周期的數(shù)據(jù)加進(jìn)來(lái)，就保證不丟失數(shù)據(jù)。實(shí)際利用VHDL語(yǔ)言編譯時(shí)，其VHDL代碼為：

上述VHDL的思路：矢量a的第64位到第1位分別為datain延時(shí)64個(gè)時(shí)鐘周期的串行數(shù)據(jù)到延時(shí)1個(gè)時(shí)鐘周期的串行數(shù)據(jù)，i的初始數(shù)據(jù)為 0，每遇到連續(xù) 5個(gè)‘1’，插入 1個(gè)‘0’后，dataout輸出為datain延時(shí)i個(gè)時(shí)鐘周期的數(shù)據(jù)。這樣就做到了不丟失數(shù)據(jù)。圖2是利用ISE 9.1i仿真的波形圖。

由圖2可看到插‘0’操作后，數(shù)據(jù)比未插‘0’前變長(zhǎng)了，而且變長(zhǎng)了多少位是由數(shù)據(jù)內(nèi)容決定的。

該方法編程簡(jiǎn)單，占用FPGA資源少，在一個(gè)模塊內(nèi)就能完成‘0’比特插入操作。

1.2 利用FIFO實(shí)現(xiàn)

遇‘0’緩沖實(shí)現(xiàn)法在傳輸大容量數(shù)據(jù)時(shí)，需要設(shè)置許多位緩沖，這樣就耗費(fèi)大量的FPGA內(nèi)部資源，而且隨著延時(shí)位數(shù)增加，門(mén)延時(shí)呈指數(shù)增長(zhǎng)，累積到一定程度就會(huì)產(chǎn)生誤差，所有當(dāng)數(shù)據(jù)量大時(shí)，上述的方法就不再適用，可以利用FIFO實(shí)現(xiàn)。

當(dāng)數(shù)據(jù)量大時(shí)，“積壓”的數(shù)據(jù)相應(yīng)也變大，可以利用FPGA內(nèi)部資源FIFO節(jié)省邏輯資源，提高邏輯速度。選擇異步FIFO，即讀/寫(xiě)時(shí)鐘不是同一個(gè)，這樣可高速寫(xiě)入數(shù)據(jù)，再通過(guò)控制讀時(shí)鐘控制讀的信息。

利用FPGA實(shí)現(xiàn)的VHDL代碼為：

其基本思想是，一旦遇到5個(gè)連續(xù)的‘1’，就“抹掉”1個(gè)時(shí)鐘，利用ISE 9.1i仿真的波形圖如圖3所示。

設(shè)計(jì)一個(gè)FIFO與上述VHDL代碼產(chǎn)生的模塊相連，電路圖如圖4所示。

利用ISE 9.1i仿真得到的波形圖如圖5所示?？煽吹綄?duì)datain進(jìn)行了‘0’比特插入操作，保證數(shù)據(jù)不丟失。而且該方法可根據(jù)所選器件的片內(nèi)資源設(shè)置任意大容量的FIFO，并且當(dāng)片內(nèi)FIFO的存儲(chǔ)量不夠時(shí)，可先存入一部分?jǐn)?shù)據(jù)，等FIFO讀取一部分后，不滿(mǎn)時(shí)再存入一部分?jǐn)?shù)據(jù)。

‘0’比特刪除操作是‘0’比特插入操作的反過(guò)程。在接收時(shí)為了還原原本的信息，就要?jiǎng)h除發(fā)送時(shí)插入的‘0’。以逐位延時(shí)法為例，dataout最一開(kāi)始輸出延時(shí)了64個(gè)時(shí)鐘周期的串行數(shù)據(jù)，i的初始值為 64，當(dāng)遇到‘11111’時(shí)，i減 1，輸出延時(shí)了i個(gè)時(shí)鐘周期的串行數(shù)據(jù)。而利用FIFO的方法就是遇到‘11111’，抹去1個(gè)寫(xiě)時(shí)鐘，將數(shù)據(jù)寫(xiě)入 FIFO，再按規(guī)定的時(shí)鐘把數(shù)據(jù)讀取，當(dāng)然寫(xiě)入的時(shí)鐘可用較高的時(shí)鐘周期。

2 CRC校驗(yàn)?zāi)K

幀校驗(yàn)字段用于對(duì)幀進(jìn)行循環(huán)冗余校驗(yàn)，校驗(yàn)的范圍從地址字段的第1個(gè)比特到信息字段的最后1個(gè)比特，但為了透明傳輸而插入的‘0’比特不在校驗(yàn)范圍內(nèi)。

CRC原理實(shí)際上就是在一個(gè)p位二進(jìn)制數(shù)據(jù)序列之后附加一個(gè)r位二進(jìn)制校驗(yàn)碼，從而構(gòu)成一個(gè)總長(zhǎng)為n=p+r位的二進(jìn)制序列，例如，p位二進(jìn)制數(shù)據(jù)序列D=[dp-1dp－2...d1d0]，r位二進(jìn)制校驗(yàn)碼R=[rr－1rr-2...r1r0]，所得到的二進(jìn)制序列就是M=[dp-1dp-2...d1d0rr-1rr-2...r1r0]，附加在數(shù)據(jù)序列之后的這個(gè)校驗(yàn)碼與數(shù)據(jù)序列的內(nèi)容之間存在著某種特定的關(guān)系。如果因干擾等原因使數(shù)據(jù)序列中的某一位或某些位發(fā)生錯(cuò)誤，這種特定關(guān)系破壞，因此，通過(guò)檢查這一關(guān)系，實(shí)現(xiàn)對(duì)數(shù)據(jù)正確性的檢驗(yàn)[5]。

要傳輸p=16位數(shù)據(jù)1001011010101011，選定的r=16的校驗(yàn)序列為10001000000100001，對(duì)應(yīng)的FCS幀校驗(yàn)列是用10010110101010110000000000000000（共 p+r=32位）對(duì) 2取模整除以10001000000100001后的余數(shù) 1010100011000001（共有r=16位）。因此，發(fā)送方應(yīng)發(fā)送的全部數(shù)據(jù)列為10010110101010111010100011000001。接收方將收到的32位數(shù)據(jù)對(duì) 2取模整除以 r校驗(yàn)二進(jìn)制位列10001000000100001，如余數(shù)非0，則認(rèn)為有傳輸錯(cuò)誤位。

而多項(xiàng)式乘除法運(yùn)算過(guò)程與普通代數(shù)多項(xiàng)式的乘除法相同。多項(xiàng)式的加減法運(yùn)算以2為模，加減時(shí)不進(jìn)位或錯(cuò)位，和邏輯異或運(yùn)算一致，即加法和減法等價(jià)。則對(duì)上述例舉的數(shù)據(jù)的CRC計(jì)算過(guò)程如圖6所示。

模擬上述計(jì)算CRC校驗(yàn)值的方法，不難想到可用狀態(tài)機(jī)實(shí)現(xiàn)，設(shè)置一個(gè)17位的矢量，檢驗(yàn)最高位是否為零。如果為零，則跳轉(zhuǎn)到狀態(tài)1，即所有位左移，最低位補(bǔ)1位數(shù)據(jù)；如果不為零，則跳轉(zhuǎn)到狀態(tài)0，最低位補(bǔ)1位數(shù)據(jù)，與“00010000001000010”異或，（以 CRC－CCITT 為例，由于 y16與‘1’異或必為‘0’，datain 與‘0’異或還為 datain），這種思路的VHDL代碼如下：

圖7為該VHDL代碼的仿真波形，可看到該方法模擬對(duì)2取模整除的一步步計(jì)算。

該方法思想簡(jiǎn)單，是對(duì)2取模整除方法的模擬，直觀(guān)，易于理解，由于是串行輸入，不受需要CRC計(jì)算的數(shù)據(jù)位數(shù)限制。由于HDLC通信協(xié)議的最大優(yōu)點(diǎn)是對(duì)要傳輸?shù)男畔⑽碾姳忍亟Y(jié)構(gòu)無(wú)任何限制[6]，也就是說(shuō)，信息文電可以是任意的比特串，不會(huì)影響鏈路的監(jiān)控操作。因此，這里給出的CRC串行算法符合HDLC傳輸文電比特結(jié)構(gòu)任意的特點(diǎn)。

3 程序加載驗(yàn)證

經(jīng)過(guò)邏輯綜合和時(shí)序仿真后，利用ISE 9.1i集成開(kāi)發(fā)軟件將程序燒入FPGA，利用示波器觀(guān)測(cè)FPGA按HDLC通信協(xié)議標(biāo)準(zhǔn)發(fā)出的信號(hào)。如要發(fā)送的“有效信號(hào)”（不含幀頭幀尾，未進(jìn)行CRC校驗(yàn)及 ‘0’比特插入之前的原始數(shù)據(jù)）為“1111 1111”，則經(jīng)過(guò)FPGA處理后應(yīng)發(fā)出的數(shù)據(jù)為“0111 1110 1111 1011 1000 1111 0111 1000 0011 1111 0 ”，利用示波器檢測(cè)到的信號(hào)波形如圖8所示。

由圖8可知，對(duì)數(shù)據(jù)進(jìn)行CRC校驗(yàn)，‘0’比特插入及加幀頭幀尾操作，發(fā)送數(shù)據(jù)正確，符合HDLC通信協(xié)議標(biāo)準(zhǔn)。

4 結(jié)束語(yǔ)

由于HDLC通信協(xié)議具有透明傳輸、可靠性高等優(yōu)點(diǎn)，在數(shù)據(jù)鏈路層應(yīng)用廣泛，而FPGA更具有靈活、高性能、低成本、平臺(tái)化、可定制等優(yōu)點(diǎn)，具有系統(tǒng)級(jí)能的復(fù)雜可編程邏輯器件和現(xiàn)場(chǎng)可編程門(mén)陣列實(shí)現(xiàn)可編程片上系統(tǒng)也成為今后的發(fā)展方向。本文提出的基于FPGA實(shí)現(xiàn)HDLC/SDLC協(xié)議方法采用ISE 9.1i編譯、綜合、仿真、布線(xiàn)、燒寫(xiě)，ISE軟件支持器件多，功能強(qiáng)大，操作更方便，因此，該實(shí)現(xiàn)方法具有很強(qiáng)的實(shí)用性，另外，程序加載入FPGA后發(fā)送數(shù)據(jù)正確，說(shuō)明該實(shí)現(xiàn)方法實(shí)用、有效。

[1]王喜，吳祖民，魏武.HDLC的FPGA實(shí)現(xiàn)方法[J].通信與廣播電視，2005（3）：23-29.

WANG Xi,WU Zu-min,WEI Wu.Realization of FPGA with HDLC[J].Communication&Audio and Video,2005（3）:23-29.

[2]應(yīng)三從，張行.基于FPGA的HDLC協(xié)議控制器[J].四川大學(xué)學(xué)報(bào)：工程科學(xué)版，2008，40（3）：116-120.

YING San-cong,ZHANG Xing.New HDLC protocol controller based on the FPGA[J].Journal of Sichuan University:Engineering Science Edition;2008,40（3）:116-120.

[3]婁景藝，王魯平，李飚.HDLC控制協(xié)議的FPGA設(shè)計(jì)與實(shí)現(xiàn)[J].電子設(shè)計(jì)工程，2005（5）：64-66.

LOU Jing-yi,WANG Lu-ping,LI Biao.Design and implementation of a HDLC protocol controller based on the field programmable gate arrays[J].Electronic Design Engineering,2005（5）:64-66.

[4]王魯平，李飚，胡敏霞.一種基于FPGA的HDLC協(xié)議控制器[J].電子產(chǎn)品世界，2003（11）：13-14.

WANG Lu-ping,LI Biao,HU Min-xia.A HDLC protocol controller based on FPGA[J].Electronic Engineering&Product World,2003（06A）:U013-U014.

[5]范紅旗，王勝，祝依龍.CRC編解碼器及其FPGA實(shí)現(xiàn)[J].數(shù)據(jù)采集與處理，2006，12（2）：97-100.

FAN Hong-qi,WANG Sheng,ZHU Yi-long.CRC coder-encoder algorithm and its FPGA implementation[J].Journal of Data Acquisition&Processing,2006,21（B12）:97-100.

[6]李曉娟，黃翌.基于FPGA的HDLC設(shè)計(jì)實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2007（6）：35-37.

LI Xiao-juan，HUANG Yi.HDLC design realization based on FPGA[J].Modern Electronics Technique,2007,30（6）:35-37.