0.25μm CMOS工藝10位150MHz流水線型ADC設(shè)計(jì)＊

陽(yáng) 輝，何怡剛，黃姣英

（1.湖南大學(xué) 電氣與信息工程學(xué)院，湖南 長(zhǎng)沙 410082；2.北京航空航天大學(xué) 自動(dòng)化科學(xué)與電氣工程學(xué)院，北京 100191；3.北京圣濤平試驗(yàn)工程技術(shù)研究院，北京 100089）

流水線模數(shù)轉(zhuǎn)換器（ADC）是一種常用模數(shù)轉(zhuǎn)換結(jié)構(gòu)，其轉(zhuǎn)換速率較高，消耗的芯片面積和功耗卻較低，常用于無(wú)線通信、CCD圖像數(shù)據(jù)處理、超聲監(jiān)測(cè)等高速應(yīng)用領(lǐng)域[1－8].然而，在很多應(yīng)用中需要ADC在輸入頻率遠(yuǎn)高于奈奎斯特頻率時(shí)仍然具有很高的動(dòng)態(tài)性能.例如，在HDTV運(yùn)用中，就需要一個(gè)低功耗、10位精度的A／D轉(zhuǎn)換器進(jìn)行采樣.采用傳統(tǒng)結(jié)構(gòu)的ADC，當(dāng)輸入信號(hào)頻率高于奈奎斯特頻率時(shí)，其動(dòng)態(tài)性能會(huì)急劇下降，這是因?yàn)樵诓蓸颖３蛛娐分袝?huì)引入與信號(hào)有關(guān)的失真，使ADC的無(wú)雜散動(dòng)態(tài)范圍（SFDR）和信噪比（SNR）下降.隨著工藝的發(fā)展，電源電壓不斷降低，電路的信號(hào)幅度也會(huì)相應(yīng)減小，從而使電路的信噪比更加惡化.本文實(shí)現(xiàn)了一個(gè)3.3V電源電壓、10位150M 采樣率的流水線型ADC.該ADC的設(shè)計(jì)采用了數(shù)字校正技術(shù)以及電容優(yōu)化設(shè)計(jì)技術(shù)，并采用了一種新穎的自舉開(kāi)關(guān)技術(shù)來(lái)減小失真，利用低功耗運(yùn)算跨導(dǎo)放大器（OTA）和動(dòng)態(tài)比較器以實(shí)現(xiàn)高線性度、低功耗與高性能要求以在保證滿足熱噪聲與匹配要求的條件下盡量降低電路的功耗.

1 結(jié)構(gòu)設(shè)計(jì)

圖1為10位的ADC結(jié)構(gòu)示意圖，它由模擬前端和數(shù)字后端兩部分組成.A／D轉(zhuǎn)換由流水線工作方式的第1級(jí)至第15級(jí)模塊組成，共輸出16bits，經(jīng)數(shù)字后端模塊電路進(jìn)行數(shù)字校正和時(shí)域?qū)R得到正確的10bits ADC數(shù)字輸出.

時(shí)鐘信號(hào)CLK連接到采樣保持模塊和偶數(shù)流水級(jí)（如第2，4，6，…，14級(jí)），反向時(shí)鐘信號(hào)連接到奇數(shù)流水級(jí)（如第1，3，5，…，15級(jí)）.采樣保持模塊的作用是對(duì)視頻輸入信號(hào)進(jìn)行采樣、反相差分放大，并進(jìn)行電平搬移.第1級(jí)至第10級(jí)模塊電路結(jié)構(gòu)相同，核心是由同一運(yùn)放（高開(kāi)環(huán)增益）和開(kāi)關(guān)電容組成乘2和減法電路，采用動(dòng)態(tài)比較電路有利于降低功耗和提高速度.第11級(jí)至第14級(jí)模塊的電路結(jié)構(gòu)和參數(shù)完全相同，與第1級(jí)至第10級(jí)模塊的功能基本一樣，區(qū)別在于實(shí)現(xiàn)前級(jí)模擬余數(shù)輸入信號(hào)的精確乘2處理.動(dòng)態(tài)比較器與AD14至AD5模塊相同.第15級(jí)是一個(gè)簡(jiǎn)單的兩位量化器.

圖1 ADC結(jié)構(gòu)框圖Fig.1 ADC block diagram

2 電路設(shè)計(jì)

2.1 采樣保持電路

圖2是采樣保持電路結(jié)構(gòu)示意圖，在P1時(shí)鐘變成高電平的半個(gè)周期內(nèi)，開(kāi)關(guān)S1，S2，S4閉合，C采樣輸入信號(hào)，在P1d時(shí)鐘下降沿S4打開(kāi)，在P1時(shí)鐘下降沿開(kāi)關(guān)S1和S2也打開(kāi)，經(jīng)過(guò)一段延時(shí)后P2時(shí)鐘變成高電平，此時(shí)S3，S6，S7閉合，其他開(kāi)關(guān)都打開(kāi)，C1上的電荷轉(zhuǎn)移到反饋電容C2上，并在整個(gè)P2時(shí)鐘為高的半個(gè)周期內(nèi)保持，這樣就完成了采樣保持的功能.

圖2 采樣保持電路結(jié)構(gòu)Fig.2 Sample and hold circuit

為了使輸入頻率較高的時(shí)候，電路與輸入信號(hào)相關(guān)的失真最小，需要使采樣保持電路的輸入開(kāi)關(guān)S1和S2具有很低的導(dǎo)通電阻，而且在整個(gè)輸入范圍內(nèi)要保持阻值的恒定.只有這樣才能保證采樣的延時(shí)和失真最小且與信號(hào)無(wú)關(guān)，從而保證ADC在較高的輸入頻率時(shí)仍具有很好的動(dòng)態(tài)性能.因此開(kāi)關(guān)S1和S2采用了如圖3所示的自舉結(jié)構(gòu)[2].電路的工作原理如下：當(dāng)CLK為低電平時(shí)，CLKN為高電平，Mp3截止，Mn5和 Mn6導(dǎo)通，電容C1的下極板為低電平，然后Mn4導(dǎo)通，節(jié)點(diǎn)NS變?yōu)榈碗娖?，從而使Mp2導(dǎo)通并將電容的上級(jí)板充電到Vdd，此時(shí)由于Mn3截止，開(kāi)關(guān)處于關(guān)斷狀態(tài).當(dāng)CLK變成高電平時(shí)，Mn5和Mn6截止，Mp3導(dǎo)通，將Ns的電壓上拉到Vdd，從而使Mp2截止，Mn2和Mn3導(dǎo)通.此時(shí)當(dāng)輸入信號(hào)電壓IN變化時(shí)，電容的下級(jí)板電壓也將跟著變化，但是電容上的電荷和電壓降要保持不變，所以節(jié)點(diǎn)NS的電壓也會(huì)跟著變化，這樣就使得在開(kāi)關(guān)導(dǎo)通期間Mn3的柵源電壓Vgs一直等于Vdd，既保證了開(kāi)關(guān)的導(dǎo)通電阻很小，又保證了阻值的恒定，而且在整個(gè)過(guò)程中所有MOS管的柵源或柵漏電壓都不超過(guò)Vdd，從而電路的工作壽命也不會(huì)受到影響.

2.2 動(dòng)態(tài)比較器設(shè)計(jì)

在DAC設(shè)計(jì)中，需要多個(gè)比較器，因此所消耗的功耗和芯片面積也是值得注意的.采用動(dòng)態(tài)比較電路有利于降低功耗和提高速度.一般的，采用數(shù)字誤差校正技術(shù)的ADC容許比較器的失調(diào)在±1／4Vref之內(nèi).設(shè)計(jì)中Vref＝1V，故小于250mV的比較器失調(diào)可被完全消除，故我們選用動(dòng)態(tài)比較器作為D／A量化器.

圖3 自舉開(kāi)關(guān)示意圖Fig.3 Bootstrap switch

圖4是該設(shè)計(jì)采用的動(dòng)態(tài)比較器.最下面的4個(gè)NMOS器件工作在線性區(qū)，差分輸入信號(hào)和參考電壓被加在這4個(gè)管子的柵極.用R1和R2分別代表對(duì)應(yīng)MOS晶體管對(duì)M9與M10以及M11與M12的導(dǎo)通電阻.其值分別為：

圖4 動(dòng)態(tài)比較器Fig.4 Dynamic comparator

根據(jù)式（1），式（2）可得到：

其中比較器的閾值電壓為：

從圖4可看出，當(dāng)Latch信號(hào)為低電平時(shí)，Vout＋和Vout－都被拉到高電平，比較器的輸出處在鎖定態(tài)；當(dāng)Latch信號(hào)變高，比較器形成兩個(gè)首尾相連的反向器.受正反饋的作用，當(dāng)△G＜0時(shí)，比較器的輸入電壓小于閾值電壓，Vout＋被驅(qū)動(dòng)到低電平；當(dāng)△G＞0時(shí)，Vout－被驅(qū)動(dòng)到低電平.

2.3 電容優(yōu)化技術(shù)

本設(shè)計(jì)中采樣電容的大小在頭幾級(jí)中主要取決于噪聲要求，而在后幾級(jí)中取決于建立時(shí)間.對(duì)10位精度的ADC而言，第一級(jí)的電容值由KT／C噪聲所限制.該噪聲反比于采樣電容大小.為了使電路動(dòng)態(tài)功耗最小，采樣電容需要在滿足噪聲要求的基礎(chǔ)上取最小值.同時(shí)需要將噪聲的幅值控制在1／2最低有效位（1ess significant bit，LSB）內(nèi).

當(dāng)電容大小滿足由KT／C噪聲所決定的最小值時(shí)，單級(jí)中電容的噪聲能量可以表示為：

式中：k為波爾茲曼常數(shù)；T為絕對(duì)溫度值；Vs為動(dòng)態(tài)范圍內(nèi)信號(hào)電壓的最大幅值，本文中為1V；B為ADC有效位數(shù)；f為反饋系數(shù).f的表達(dá)式為：

式中：CF與Cs分別為反饋電容與采樣電容，在單級(jí)增益為2時(shí)，兩者相等；Copamp為OTA的輸入電容，通常明顯小于CF與Cs；Cload是單級(jí)的有效負(fù)載電容，可表達(dá)為

式中：CL為來(lái)自下級(jí)的負(fù)載電容.由表達(dá)式（4），可以在滿足所有設(shè)計(jì)指標(biāo)的前提下算出最小的C值，本設(shè)計(jì)中為450fF.由一定的轉(zhuǎn)換速率可以得到所要求的時(shí)間常數(shù)，同時(shí)可以表示為以下等式：

式中：f為反饋系數(shù)；gm為放大器跨導(dǎo).因此，可以由此確定在使用最小電容值的情況下要滿足一定時(shí)間常數(shù)或者采樣率，放大器所需要的最基本的增益值.

3 測(cè)試結(jié)果

本設(shè)計(jì)成功嵌入在一款視頻重影消除芯片中，整個(gè)芯片采用臺(tái)積電（TSMC）0.25μm CMOS工藝流片驗(yàn)證，圖5為ADC模塊的芯片照片，其有效面積為2.8mm2.在150MHz采樣率3.3V電源電壓下的功耗為97mW.

圖6是ADC靜態(tài)性能測(cè)試結(jié)果，在150MHz采樣時(shí)鐘下，其最大積分非線性誤差（INL）為1.15 LSB，最大微分非線性誤差（DNL）為0.75LSB.

圖5 ADC芯片照片F(xiàn)ig.5 Photo of ADC chip

圖6 ADC靜態(tài)性能測(cè)試結(jié)果Fig.6 ADC static performance test results

圖7是ADC動(dòng)態(tài)性能測(cè)試結(jié)果，在150MHz采樣時(shí)鐘下，當(dāng)輸入信號(hào)頻率為80.115MHz時(shí)信號(hào)與噪聲及諧波失真比（SNDR）為45.4dB，最大的諧波是HD3，為－54dB.

圖7 ADC輸出頻譜特性Fig.7 Spectrum characteristics of ADC

表1是對(duì)ADC測(cè)試性能的總結(jié)，可以看出無(wú)論在動(dòng)態(tài)性能還是靜態(tài)性能方面，ADC的測(cè)試結(jié)果都還不錯(cuò).

4 結(jié) 論

本設(shè)計(jì)實(shí)現(xiàn)了一種3.3V電源電壓10位精度150M采樣率的流水線ADC.由于在SHA電路中采用了一種新穎的自舉開(kāi)關(guān)，使得ADC適用于視頻運(yùn)用，當(dāng)輸入信號(hào)頻率高于采樣率時(shí)仍具有較好的動(dòng)態(tài)性能.芯片采用臺(tái)積電（TSMC）0.25μm CMOS工藝，有效面積為2.8mm2.測(cè)試結(jié)果表明，積分非線性誤差和微分非線性誤差分別為1.15 LSB和0.75LSB；在150MHz／s采樣率下，對(duì)80 MHz信號(hào)轉(zhuǎn)換的無(wú)雜散動(dòng)態(tài)范圍為52.4dB；功耗為97mW.

表1 ADC性能參數(shù)總結(jié)Tab.1 Summary of ADC performance

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