機載高分辨率遙感圖像實時壓縮系統(tǒng)研究

王慶元 王 琨 武文波

（北京空間機電研究所,北京 100076）

1 引言

隨著可見光和紅外傳感器技術(shù)的不斷發(fā)展,機載遙感成像的分辨率日益提高,從而導致圖像數(shù)據(jù)量急劇增加,必須通過壓縮技術(shù)才能解決圖像數(shù)據(jù)的有效存儲問題。為了滿足用戶及時獲取和分析圖像數(shù)據(jù)的要求,對機載遙感成像實時壓縮處理能力也提出了越來越高的要求。受機載應用環(huán)境的限制,機載圖像實時壓縮系統(tǒng)也必須符合體積小、功耗低的要求。本文對主要的5種圖像壓縮系統(tǒng)架構(gòu)進行了分析比較,并針對機載環(huán)境的需要提出了一種高分辨率遙感圖像實時壓縮系統(tǒng)。在該系統(tǒng)中,實現(xiàn)了JPEG-LS無損和近無損圖像壓縮算法,在系統(tǒng)工作50MHz時鐘下,其對圖像壓縮能力超過個人計算機（Personal Computer,PC）CPU為Pentium4,主頻為1.8GHz的處理能力。

目前,圖像壓縮系統(tǒng)主要包括以下5種主要架構(gòu):

（1）基于高性能通用處理器的圖像壓縮系統(tǒng)

大家最為熟悉且經(jīng)常使用的是PC機和工作站。目前,Pentium 4處理器的主頻已經(jīng)超過3GHz,它擁有豐富的高速緩存資源,在芯片組的配合下可以連接400MHz以上的雙數(shù)據(jù)速率（Double Date Rate,DDR）內(nèi)存和大容量硬盤等外設(shè)。其主頻高、擁有的資源豐富,綜合處理能力較強,算法適應性非常強。目前,通用處理器內(nèi)部也增加了適應圖像壓縮的相關(guān)部件和指令,非常適合對海量的、實時性要求不高和人機交互頻繁的圖像處理。缺點是PC機和工作站是通用處理器,并不是專門針對圖像處理而設(shè)計的,其體系結(jié)構(gòu)并不能完全滿足圖像壓縮的需要,而且體積龐大,功耗高達幾十瓦,因此,使用時需要散熱片和風扇降溫。另外,由于PC機和工作站的主頻較高,這對其電氣特性和時序配合要求非常嚴格,在溫度變化劇烈的或者有強烈振動和沖擊環(huán)境中,容易導致電氣特性和時序配合錯誤,不能滿足機載環(huán)境中可靠性工作的要求。

（2）基于專用集成電路（Application Specific Integrated Circuit,ASIC）壓縮芯片的圖像壓縮系統(tǒng)

最為常用的專用ASIC芯片是基于聯(lián)合圖像專家小組（Joint Photographic ExpertsGroup,JPEG）壓縮算法的。具有代表性的是美國Analog Devices公司生產(chǎn)的JPEG 2000壓縮芯片ADV212,該芯片不僅可以處理靜態(tài)圖像,而且僅僅聯(lián)用兩片芯片就可以實時壓縮高清晰電視信號。由于專用ASIC芯片是針對某種圖像壓縮標準專門設(shè)計的,其處理能力強,執(zhí)行效率高,功耗也非常低,但其缺點是該類芯片是針對特定算法和限定圖像格式設(shè)計的,并且其接口也是固定的,而在實際機載環(huán)境中對圖像壓縮需求不僅千變?nèi)f化,而且圖像的輸入和輸出格式也各式各樣,使用專用ASIC芯片的壓縮系統(tǒng)適應性較差。

（3）基于嵌入式處理器的圖像壓縮系統(tǒng)

以ARM和Xscale為代表的嵌入式處理器,它們已經(jīng)在高檔掌上電腦（Personal Digital Assistant,PDA）和智能手機上得到廣泛使用,用于處理圖像、視頻等多媒體信息。由于這類處理器屬于精簡指令集計算機（Reduced Instruction Set Computer,RISC）體系結(jié)構(gòu),指令精簡,加上獨到的設(shè)計,從而保證其非常低的功耗。缺點是內(nèi)部資源有限,并行處理單元少,能完成小圖像的壓縮處理,但對于高分辨率圖像實時壓縮任務(wù)則無法勝任。

（4）基于數(shù)字信號處理器（Digital Signal Processor,DSP）的圖像壓縮系統(tǒng)

目前,最先進的面向圖像和視頻處理的DSP,如TI公司生產(chǎn)的720MHz的TMS320DM642,其計算能力高達5 760×106指令/s。TI公司的開發(fā)環(huán)境CCS（Code Composer Studio）中的C編譯器功能很強,經(jīng)過C編譯器編譯后的程序的執(zhí)行效率最高可相當于匯編語言的70%～80%。DSP一般適合對基于離散余弦變換（Discrete Cosine Transform,DCT）和霍夫曼編碼的圖像和視頻進行處理,但不適合處理基于像素的無損壓縮、基于大的圖像塊的小波變換、位平面預測和算術(shù)編碼。DSP內(nèi)部的運算單元不多于8個,在實際使用中,還往往會對算法進行大量的調(diào)整和優(yōu)化,最終同時工作的單元也僅有2～3個,效果很不理想。對外接口也只有面向存儲器的EMIF（External Memory Interface）接口和串行低速的多通道緩沖串口（Multi-channel Buffered Serial Port,McBSP）,能接收圖像數(shù)據(jù)的通道數(shù)目也會受到限制。在實際開發(fā)中,導致DSP效率不高的原因之一是在數(shù)據(jù)接收和預處理上的效率較低。另外,主頻過高也是影響它在機載環(huán)境中工作可靠性的因素之一。

（5）基于現(xiàn)場可編程門陣列（Field Programmable Gate Array,FPGA）的圖像壓縮系統(tǒng)

目前,最先進的FPGA門數(shù)高達上千萬,還嵌有多個DSP或ARM或PowerPC嵌入式處理器,支持最新的高速串行總線（如PCI express、Rapid I/O等）,芯片內(nèi)部可以設(shè)計多個并行處理子系統(tǒng),每個子系統(tǒng)又可以擁有多個運算單元。使用FPGA進行圖像壓縮,其處理速度和功耗方面都僅次于ASIC芯片。缺點是設(shè)計難度較大,要充分考慮時序配合、功耗和電磁干擾（Electromagnetic Interference,EMI）等問題,邏輯仿真和調(diào)試工具與PC機環(huán)境中的軟件調(diào)試工具相比功能也弱得多。但是隨著電子電路日趨模塊化和標準化,很多公司研制出了獨立于硬件的IP核（Intellectual Property core是指用于產(chǎn)品應用專用集成電路或者可編程邏輯器件的邏輯塊或數(shù)據(jù)塊）,而且電子設(shè)計自動化（Eletronic Design Automation,EDA）工具功能也日益強大,因此,在單片F(xiàn)PGA上實現(xiàn)復雜的圖像壓縮系統(tǒng)越來越普遍。

基于FPGA的圖像壓縮系統(tǒng)具有如下特點:

1）在單片F(xiàn)PGA上可以匯集多種圖像壓縮算法,能更好地適應不同的壓縮需要,且算法還可以進行在線修改;

2）FPGA內(nèi)部有大量的寄存器、豐富的存儲資源和高速的全局時鐘以及互連路徑,能實現(xiàn)更多的獨立運算單元,執(zhí)行并行度更高,可以提供更為強大的圖像處理能力;

3）接口非常豐富,通過并行接口可以非常方便地與DDR、同步動態(tài)隨機存儲器（Synchronous Dynamic Random AccessMemory,SDRAM）和先進先出存儲器（First-In First-Out,FIFO）互連,也可以提供低電壓差分信號（Low Voltage Differentail Signal,LVDS）等串行接口與其它元件或系統(tǒng)互連,以IP核實現(xiàn)PCIexpress等總線接口與主機交互數(shù)據(jù),還可以提供更多輸入輸出通路,同時處理多路圖像數(shù)據(jù)流;

4）可以嵌入圖像壓縮的各個功能IP核,如量化IP核和霍夫曼編碼IP核等;

5）可以把圖像系統(tǒng)的主要部分集成到單片F(xiàn)PGA,從而減少印刷電路板（Printed Circuit Board,PCB）板面尺寸和布線數(shù),使用FPGA還可以實現(xiàn)工作時鐘較低,而圖像壓縮的速度、品質(zhì)與高性能CPU和DSP壓縮速度相當,且功耗更低。

相比其它4種壓縮系統(tǒng),基于FPGA的圖像壓縮系統(tǒng)具有功耗低、體系小,圖像壓縮處理能力強,算法的實現(xiàn)和更新靈活等諸多優(yōu)點。因此,本文基于FPGA來設(shè)計和實現(xiàn)機載高分辨率圖像壓縮系統(tǒng)。

2 硬件平臺的總體結(jié)構(gòu)

本文研究面向高分辨率圖像的實時壓縮系統(tǒng),該系統(tǒng)既要滿足當前圖像壓縮算法要求和外接端口的需要,又要預留出充足的邏輯資源和端口擴展能力以適應未來發(fā)展的要求,同時還要考慮到系統(tǒng)本身的性價比。

本文提出的面向高分辨率圖像實時壓縮系統(tǒng)的硬件平臺總體結(jié)構(gòu)如圖1所示。該平臺的邏輯控制和圖像數(shù)據(jù)處理由XILINX公司生產(chǎn)的高性能片F(xiàn)PGA XC2V1500負責完成,它通過2個物理上相互獨立的單向FIFO與PCI9054進行雙向數(shù)據(jù)交互,使用PCI9054實現(xiàn)與外設(shè)部件互連（Peripheral Component Interconnect,PCI）總線的通信功能,壓縮后的數(shù)據(jù)可以通過PCI總線傳輸?shù)焦虘B(tài)硬盤（固盤）上存儲,也可接收固盤通過PCI總線傳輸?shù)膱D像數(shù)據(jù)到FPGA進行處理。該系統(tǒng)以16路并行LVDS差分輸入接收圖像數(shù)據(jù),經(jīng)壓縮編碼后的數(shù)據(jù)通過4路LVDS差分方式輸出。

該系統(tǒng)的核心是XC2V1500芯片,它具有很多先進的特性和豐富的內(nèi)部資源,如:系統(tǒng)門數(shù)達150萬門,內(nèi)部時鐘高達420MHz,支持19種單端和6種差分I/O信號標準,支持高達840Mbit/s共模驅(qū)動的LVDS I/O、總線LVDS和電流驅(qū)動的LDT I/O,最大可用I/O數(shù)為392。因此,使用XC2V1500作為壓縮算法和接口邏輯的載體,既滿足了現(xiàn)在的需要,又能保障平臺的擴展能力。

該平臺的Compact PCI接口可以滿足與其它功能模塊進行數(shù)據(jù)通信的要求。Compact PCI接口的電氣性質(zhì)符合32位的33MHz的PCI總線標準。圖像數(shù)據(jù)輸入采用是符合EIA-422/485標準的8位并行差分通道,該接口適合高速遠距離連接,而且是差分輸入,抗干擾能力強,適合在機載環(huán)境中應用。壓縮數(shù)據(jù)可以通過高速的串行LVDS總線輸出到機載數(shù)傳設(shè)備。

PCI總線接口采用PLX公司生產(chǎn)的高性能PCI9054,它符合PCI2.2標準的32位的33MHz總線接口芯片,支持3.3V和5V的PCI總線[1]。PCI9054的PCI總線端可以和整個系統(tǒng)PCI總線通信,平臺可以直接和PCI9054的局部總線端進行通信,本文通過2個單向傳輸?shù)母咚偻紽IFO組成一個邏輯地址空間實現(xiàn)與PCI9054的局部總線端相連。PCI9054的局部總線由32位地址線、32位數(shù)據(jù)線和若干控制信號組成,局部總線的工作時鐘最高為50MHz。PCI9054具有直接存儲器訪問（Direct Memory Access,DMA）、主控（initiator）和從屬（slave）等3種工作方式。在DMA方式下,PCI9054是PCI總線和局部總線的主控器,當主機端或板卡的CPU啟動DMA時,PCI9054獨立完成傳輸過程,這樣可使PCI總線實際傳輸速率接近100Mbyte/s峰值速度。具體PCI和局部總線接口邏輯圖如圖2所示。

圖1 高分辨率圖像實時壓縮的硬件平臺總體結(jié)構(gòu)

圖2 PCI9054實現(xiàn)的PCI和局部總線接口邏輯圖

在PCI總線接口端,PCI9054通過REQ#信號有效請求使用PCI總線,PCI總線的主控設(shè)備收到REQ#信號后,發(fā)出GNT#信號有效放棄控制權(quán),并將控制權(quán)交給PCI9054。FRAME#有效表示一次總線傳輸?shù)拈_始,IRDY#有效表示主設(shè)備已經(jīng)準備好,TRDY#有效表示從設(shè)備可以完成數(shù)據(jù)傳輸,DEVSEL#有效表示總線的從設(shè)備已經(jīng)選中[2]。PCI總線的基本讀寫時序如圖3所示。圖3中FRAME#是低電平有效的幀周期信號,并由當前主設(shè)備驅(qū)動;AD是地址數(shù)據(jù)多路復用信號線;C/BE#是總線命令和字節(jié)使能多路復用信號線。

圖4是局部總線的寫操作時序關(guān)系圖。在局部總線端,PCI9054通過LHOLD信號有效請求使用局部總線,局部總線的主控設(shè)備收到LHOLD信號后,發(fā)出LHOLDA信號有效放棄控制權(quán),并將控制權(quán)交給PCI9054,在本文介紹的平臺中PCI9054一直是局部總線的主控器,故LHOLD和LHOLDA在FPGA內(nèi)部互連。

PCI9054有C,J,M三種局部總線接口方式,分別用來實現(xiàn)與i960,PowerPC和FPGA處理器的無縫交互。本平臺中PCI9054將與FPGA連接,于是通過將PCI9054的管腳mode1和mode2拉低的方式將PCI9054設(shè)置為C接口方式,并且將局部總線也設(shè)置成地址線和數(shù)據(jù)線不復用方式。通過將PCI9054的管腳bigendian設(shè)置為低,使得局部總線為小印地安字節(jié)（先發(fā)送低字節(jié)再發(fā)送高字節(jié)的）順序簡化和FIFO的互連。通過表1配置PCI9054相應的寄存器使得局部總線為32位數(shù)據(jù)線,burst猝發(fā)傳輸方式可以使得PCI的傳輸能力發(fā)揮更為充分。LAS0BA和LAS0RR分別用于配置局部地址空間0的起始地址和空間大小。

圖3 PCI總線基本讀寫操作時序圖

圖4 局部總線寫操作時序關(guān)系圖

表1 9054寄存器配置

由于Linux操作系統(tǒng)具有開源、可以根據(jù)實際需要合理裁減,以及較高的實時響應能力等特點,嵌入式系統(tǒng)普遍選擇Linux作為其操作系統(tǒng)。Linux操作系統(tǒng)可以將硬件設(shè)備看成特殊的文件,設(shè)備文件不占用文件系統(tǒng)的數(shù)據(jù)空間,僅僅作為設(shè)備驅(qū)動的訪問入口點。訪問設(shè)備與普通文件操作一樣,使用open和release打開和關(guān)閉設(shè)備文件,write和read訪問硬件設(shè)備。另外,在Linux操作系統(tǒng)下,可以選擇在配置和編譯內(nèi)核時將驅(qū)動程序加入,也可選擇編譯成可動態(tài)加載的模塊,我們選擇了后者保持內(nèi)核的穩(wěn)定性和系統(tǒng)的靈活性,用insmod和rmmod命令進行加載和卸載模塊。驅(qū)動程序具體步驟可以參閱文獻[3]。一般設(shè)計者往往只注意到DMA獨立與CPU進行傳輸,而且速度非?？?但是忽視了每次DMA配置所花費的時間（大約為0.5ms）,在連續(xù)數(shù)據(jù)傳輸情況下,DMA配置耗費的時間就會嚴重影響PCI傳輸能力的發(fā)揮。PCI9054提供了2個獨立的DMA通道,這樣就可以利用一個DMA通道的傳輸時配置另外一個DMA通道,從而使PCI實際傳輸數(shù)據(jù)能力超過82Mbyte/s。表2是進行DMA傳輸時有關(guān)的寄存器設(shè)置情況。

表2 DMA傳輸時相應寄存器設(shè)置（x取0或1）

3 基于FPGA的無損和近無損壓縮算法的設(shè)計和實現(xiàn)

3.1 適應JPEG-LS簡單有效的位率控制策略和抗誤碼設(shè)計

JPEG-LS是靜態(tài)圖像的無損和近無損壓縮國際標準[4-5]。JPEG-LS算法的核心是HP實驗室提出的低復雜度無損圖像壓縮（LOw COmplexity LOssless COmpression for Images,LOCO-I）算法[6]。JPEG-LS算法框圖如圖5所示。

圖5 JPEG-LS算法框圖

JPEG-LS使用a,b,c和d位置的像素值,利用下面的公式進行一個簡單的垂直和水平的檢測計算就得到x處像素的預測值 （x,a,b,c和d既代表其位置又表示所在處的像素值）。

根據(jù)式（1）可以得到x的實際值和預測值的殘差值。殘差值的概率分布統(tǒng)計意義上符合幾何分布,而Golomb碼對于幾何分布是最優(yōu)的編碼方法。通過式（2）～（4）可計算得到g1、g2、g3這3個梯度,由這3個梯度值確定對x編碼的上下文。

在具體實現(xiàn)時由于整數(shù)值的約束和上下文預測的偏差導致存在偏離,實際編碼的是經(jīng)過修正的殘差值。

對于像素值都一樣的低熵區(qū)域,由于Golomb碼至少是一個二進位,對這些區(qū)域編碼會造成較大的編碼冗余,所以引入了游程編碼。JPEG-LS通過改變量化值near來實現(xiàn)近無損圖像壓縮。

JPEG-LS輸出緩沖區(qū)如圖6所示。因為該平臺壓縮速度大于圖像數(shù)據(jù)的輸入速度,所以在輸入緩沖區(qū)不存在溢出問題,而在LVDS輸出端,為了在恒定的帶寬下使圖像質(zhì)量盡量好,同時確保不發(fā)生上溢和下溢現(xiàn)象,需要合理的位率控制策略來實現(xiàn)圖像質(zhì)量和緩沖區(qū)充滿度的平衡。因此,我們設(shè)計了如下位率控制策略（α為輸出緩沖區(qū)的充滿度;q是量化步長,其中qinit是初始量化步長;near是當前量化值;near-new是調(diào)整后的量化值;β1,β2是防止下溢的調(diào)整因子,β1＜β2;β3,β4是防止上溢的調(diào)整因子,β3＜β4:

圖6 輸出緩沖區(qū)示意圖

1）初始化:near=qinit。

2）如果40%＜α＜60%時,near=qinit。

3）防止下溢:

當 α＜30%時,near-new=near-β1q;當 α＜15%時,near-new=near-β2q。

4）防止上溢:

當 α＞70%時,near-new=near+β3q;當 α＞85%時,near-new=near+β4q。

通過LVDS輸出的數(shù)據(jù)是通過機上的無線數(shù)據(jù)傳設(shè)備傳到地面接收站的,由于無線信道的誤碼率比較高,需要采取一定抗誤碼措施。以n行圖像數(shù)據(jù)作為一個條帶,在條帶間插入再同步碼,各個條帶編碼是獨立的,這樣可以使誤碼的影響限制在每個條帶之間,實際使用上對圖像的峰值信噪比（Peak Signal-to-Noise Ratio,PSNR）值影響也很小（小于1dB）。

3.2 JPEG-LS算法的工程實現(xiàn)

在FPGA上高效實現(xiàn)JPEG-LS算法必須充分提高算法各環(huán)節(jié)的并行和流水。主要的并行和流水操作包括:

1）圖像數(shù)據(jù)輸入和壓縮輸出的并行執(zhí)行;

2）各條帶編碼操作的并行執(zhí)行;

3）條帶內(nèi)預測和熵編碼的流水執(zhí)行。

在FPGA實現(xiàn)壓縮算法時,采用同步時序設(shè)計,通過適當劃分各個模塊,使其規(guī)?？刂圃? 000門以內(nèi),對關(guān)鍵時鐘和重要的信號建立合適的時間約束。在狀態(tài)機設(shè)計用格雷碼表示各個狀態(tài),消除狀態(tài)轉(zhuǎn)換中可能出現(xiàn)的毛刺。

在FPGA中實現(xiàn)了作為輸入緩沖的雙端口RAM、JPEG-LS算法及控制局部總線、讀寫FIFO、自檢等時序邏輯,共使用了57萬系統(tǒng)門,約占系統(tǒng)總門數(shù)的38%,其中雙端口RAM占80%以上,如果實現(xiàn)EZW和SPIHT等更為復雜的圖像算法,雙端口RAM這部分資源可以復用。

4 試驗結(jié)果

本文對壓縮系統(tǒng)中PCI總線傳輸能力進行了測試。試驗條件是:壓縮系統(tǒng)的主時鐘頻率為50MHz,完成32位數(shù)據(jù)連續(xù)傳輸任務(wù)。數(shù)據(jù)經(jīng)過FIFO,通過PCI9054寫到主板內(nèi)存,并從主板內(nèi)存寫到FPGA進行2個方向的DMA不間斷傳輸,用于對PCI總線實際傳輸速率進行測試。試驗結(jié)果表明,PCI有效數(shù)據(jù)傳輸速度穩(wěn)定在82Mbit/s以上,驗證了硬件設(shè)計、驅(qū)動程序和雙DMA傳輸實現(xiàn)的有效性。然后,模擬每行3 200像素、行頻1 200行/s和每行4 800像素、行頻1 600行/s,對這2種機載遙感圖像線掃格式進行了圖像壓縮和傳輸測試。測試結(jié)果表明,2種情況都能實時完成壓縮,而且圖像品質(zhì)比較恒定。表3是實際圖像壓縮的PSNR（BPP（bits per pixel）表示每個像元所占的平均位數(shù)）。

表3 兩幅遙感圖像壓縮的PSNR值

圖7是2幅遙感圖像有損壓縮后恢復圖像,從中可以看出恢復圖像的細節(jié)和輪廓都保持得非常清晰,主觀視覺效果較好。

圖7 有損壓縮恢復圖像

表4是本硬件平臺壓縮能力與CPU為Pentium4,主頻為1.8GHz,內(nèi)存為512Mbyte DDR 266的PC機壓縮速度的比較。

表4 本文的壓縮系統(tǒng)與PC機壓縮速度比較 Mbit/s

5 結(jié)束語

該系統(tǒng)能提供16個并行差分輸入通道和4個LVDS輸出通道,既滿足了目前的實際需求,也為以后處理數(shù)據(jù)量更大、分辨率更高的圖像壓縮提供了可能。作為壓縮和邏輯控制中心的FPGA也具有豐富的存儲資源,為開發(fā)更先進的算法（如EZW、SPIHT）提供了條件。目前,本平臺實現(xiàn)了比較簡單的位率控制方法和防止誤碼擴散的措施,研究者還可進一步研究,建立更為合理的率失真模型,通過模型又可以更好地調(diào)節(jié)圖像編碼輸出,進而取得更好得圖像壓縮效果。研究容錯恢復算法,保護重要的頭信息和對圖像影響最關(guān)鍵的參數(shù),能在解碼端恢復出原始數(shù)據(jù),從而得到更好的圖像品質(zhì)。

[1]PLX Technology,Inc.PCI9054 DATA BOOK[M].2000.

[2]PCI SIG.PCI Local Bus Specification Revision 2.1[S].1995.

[3]Rubini A,Corbet J.Linux Device Drivers[M].2nd ed,USA:O'Reilly,2001.

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