基于0.35 μm工藝的Delta-Sigma ADC實現(xiàn)

曾 博，楊志坤

（電子科技大學 電子工程學院，四川 成都 611731）

過采樣Delta-Sigma調(diào)制技術采用過采樣技術與調(diào)制器的噪聲整形技術對量化噪聲進行雙重抑制，信噪比的提高，可使A/D轉換器達到很高的精度[1]。同時，采用過采樣調(diào)制技術，可大大緩解對前置抗混疊濾波器的性能要求，使A/D轉換器中數(shù)字電路的比例增加，模擬電路的比例減少，對模擬電路精度的要求降低，適于VLSI技術的發(fā)展，并且能以較低的成本實現(xiàn)高精度A/D轉換。

1 過采樣A/D轉換技術

1.1 過采樣技術

過采樣指以遠高于奈奎斯特（Nyquist）采樣頻率的頻率對模擬信號進行采樣[2]。若輸入信號的最小幅度大于量化器的量化階梯，并且輸入信號的幅度隨機分布，則量化噪聲的總功率是一個常數(shù)，與采樣頻率fs無關，在0～fs的頻帶范圍內(nèi)均勻分布。因此量化噪聲電平與采樣頻率成反比，提高采樣頻率，可以降低量化噪聲電平，而基帶是固定不變的，因而減少了基帶范圍內(nèi)的噪聲功率，提高了信噪比。

1.2 Delta-Sigma調(diào)制技術

Delta-Sigma調(diào)制器及噪聲整形技術過采樣A/D轉換器的框圖如圖1所示。調(diào)制器的輸入為經(jīng)過前端抗混疊濾波器的模擬信號，輸出為經(jīng)過過采樣調(diào)制的脈沖編碼調(diào)制（PCM）數(shù)字碼流。數(shù)字抽取濾波器的作用是濾除帶外噪聲，降低抽樣頻率。

圖1 過采樣A/D變換器框圖

調(diào)制器的特點在于它的噪聲整形特性。圖2（a）為一階調(diào)制器框圖。其中b為反饋系數(shù)。為避免多比特帶來的非線性變換問題，一般多采用1 bit量化，其量化器是一個過零比較器，對器件特性要求不高。在輸入端調(diào)制器對過采樣時域離散信號和反饋信號之差進行積分，其輸出信號再經(jīng)過量化器形成1 bit PCM數(shù)字信號。圖2（b）為積分器框圖，其中a表示積分器增益，d表示延時單元。積分器起到低通濾波器的作用，其Z域傳輸函數(shù)為：

圖2 一階調(diào)制器及積分器框圖

假定量化噪聲為累加噪聲，則圖2（a）所示一階調(diào)制器的傳輸函數(shù)為：

由式（2）可知，調(diào)制器對輸入信號X（Z）是無失真?zhèn)鬏敚鴮α炕肼旹（Z）則是以一階差分的形式進行傳輸，從頻域來看則是高通濾波，或者說調(diào)制器將量化噪聲從基帶內(nèi)搬移到基帶外的更高頻段，通常將這一技術稱為噪聲整形技術。

1.2.1 Delta-Sigma調(diào)制器的信噪比

對L階調(diào)制器，當輸入為正弦信號時，其輸出信號的最大信噪比SNR為：

式中，OR為過采樣率，定義為過采樣頻率與Nyquist采樣頻率的比值。設過采樣率為OR=2r，那么式（3）可以改寫為：

由此可知，過采樣率OR對信噪比SNR的影響。在工藝允許的范圍內(nèi)，每提高1倍采樣頻率，調(diào)制器輸出帶內(nèi)信噪比就會大約提高3.01（2L+1）dB。在過采樣率一定的情況下，調(diào)制器階數(shù)越高，其信噪比越高。

1.3 二階與高階調(diào)制器

二階調(diào)制器由于階數(shù)增加，其噪聲整形的效果在相同采樣頻率的條件下，要比一階調(diào)制器好，即其輸出基帶內(nèi)信噪比較大。圖3為二階調(diào)制器框圖[3]。

圖3 二階調(diào)制器框圖

圖中 H1（z）和 H2（z）為積分器，b1和 b2為反饋系數(shù)。 研究表明，b2/a1＞1.25 時，滿足穩(wěn)定條件，當 a1=a2=1，b1=1，b2=2 時，該二階調(diào)制器的Z域傳輸函數(shù)可表示為：

由式（5）可看出，其對輸入信號仍為全通函數(shù)，而對量化噪聲為高通，且效果更明顯。

由于高階調(diào)制器存在穩(wěn)定性問題，因此往往采用一些特殊的調(diào)制器電路結構，如級聯(lián)結構。

一階與二階調(diào)制器結構是非常成熟的且保持絕對的穩(wěn)定性，所以高階的調(diào)制器可以用一階或二階調(diào)制器級聯(lián)的方法構成。這樣每一級都能保持穩(wěn)定，同時也實現(xiàn)了高階的噪聲整形。

2 Delta-Sigma調(diào)制器的行為級仿真與分析

根據(jù)以上理論基礎，將工作分成兩部分進行，首先兼顧時間、速度、精度各方面采用最流行的仿真工具—MATLAB中的SIMULINK[4]來對二階調(diào)制器進行功能仿真；然后采用AMS 0.35 μm的工藝，利用Cadence進行電路設計與仿真。

圖4 二階調(diào)制器結構

按如圖3設計二階調(diào)至器的框圖結構，如圖4所示。在仿真過程中采用以下的設置，采用0.5的反饋系數(shù)，因為考慮到實際的積分器電路會有一個飽和界限。以下是具體的仿真條件：Amplitude[Vsin]=0.5，F(xiàn)requency[Vsin]=5 K；OSR=64；A=1/2 Quantizer：On，Vout=1；Off，Vout=-1；

輸出信號的行為級仿真實驗結果如圖5所示，顯示二階理想調(diào)制器在信號帶寬內(nèi)能達到100 dB的信噪比，調(diào)制器的輸出帶內(nèi)SNR，基本上隨輸入電平的增加而增加，精度較低的話，顯然需要更高階的噪聲整形。調(diào)制器的輸出在其他條件不變的情況下，只與相對輸入電平有關而與輸入信號的幅度無關。

圖5 輸出信號的FFT分析

3 電路設計和仿真

在Iinux redhat版本環(huán)境下，使用Cadence設計晶體管級電路，采用安裝hotkit版本的AMS 0.35 μm PDK，電路主體結構采用以上的行為仿真模型。

二階調(diào)制器的核心電路采用單端輸出的Folded-Cascode放大器[5]，結構如圖6所示。積分器以及比較器均根據(jù)該結構設計，由于電路還在進一步研究中，目前的放大器增益相位圖結果為圖7所示。關于該運放的功耗優(yōu)化以及尺寸的優(yōu)化將在今后的工作中討論。

圖6 調(diào)制器中采用Folded-Cascode結構的運算放大器

該電路的所有開關采用互補的MOS管對傳輸門結構，其轉折點電壓被調(diào)整到0 V左右，以適應整個電路的工作電壓基準，電路采用非重疊的時鐘，以避免高低電平處的混亂情況發(fā)生，采樣保持電路由傳輸門與單位積分器構成[6]。

圖7 Op-amp的Gain-phase margin特性曲線

電路中的比較器由放大器與非門組成，結構簡單，能在接近1 MHz的頻率范圍內(nèi)工作，其輸出波形滿足門限判決要求，以下是采用以上結構的一階和二階調(diào)制器的輸出波形，如圖8、圖9所示。

圖8 一階Delta-Sigma調(diào)制器的輸出波形

圖9 二階調(diào)制器的輸出波形

仿真條件：Vsin=0.5sin （2pi*1 k），Vsampling=100 k，output=[-1，1]，放大器偏置于1.5 V，該工藝調(diào)制器采用 3.3 V電壓供電從輸出波形觀察，顯然一階調(diào)制器的輸出按取平均值得算法與預期值誤差比較大，二階放大器在給定初值時要考慮電路飽和問題，采用合理的反饋系數(shù)與加權系數(shù)，上述討論的電路結構能較好地工作于1 MHz以下的頻率，證明采用該工藝的該結構的調(diào)制器能穩(wěn)定工作。 仿真結果還表明，該電路的信噪比受運放參數(shù)中的差模增益和增益帶寬積的影響較大，而受其他參數(shù)的影響較小。

4 結論

分析過采樣Delta-Sigma變換器中調(diào)制器的幾種基本結構及性能特點，并給出了行為仿真結果。結果表明，增加過采樣率和調(diào)制器整形階數(shù)均可提高信噪比。過采樣率的提高受到器件速度的限制。設計了由開關電容構成的一階、二階調(diào)制器電路，進行了仿真，并分析了其性能與電路參數(shù)的關系。在今后的工作中將進一步優(yōu)化和改善現(xiàn)有電路。

[1]鄧彥松，楊 勇，單玉華.過采樣調(diào)制器原理及實現(xiàn)[J].中國集成電路，2004，6（43）：247-249.

[2]Candy J，Temes G：Oversampling methods for A/D and D/A conversion，in oversampling Delta-Sigma data converters[M].New York：IEEE Press，1992：1-29.

[3]Malcovati P， Brigati S，F(xiàn)rancesconi F，et al.Behavioral modeling of switched-capacitor sigma-delta modulators[J].IEEE Trans.Circuits Syst.，2003（50）：352-364.

[4]Math Works Inc.SIMULINK and MATLAB users guides[Z].Natick，MA，1997.

[5]BrandtB，WingardD，WolleyB.Second-ordersigma-deltamod-ulator for digital-audio signal acquisition[J].IEEE：Solid-State Circuits，1991（SC-26）：618-627.

[6]Razavi B.Design of analog CMOS integrated circuits[M].New York：McGraw-Hill，2001.