PAL一體化攝像機(jī)設(shè)計(jì)

鄭 靜，張起貴

（1.山西綜合職業(yè)技術(shù)學(xué)院 計(jì)算機(jī)工程系，山西 太原 030006；2.太原理工大學(xué) 信息學(xué)院，山西 太原 030024）

一體化攝像機(jī)因其體積小巧、價(jià)格低廉，安裝簡便等特點(diǎn)廣泛應(yīng)用于監(jiān)控、教育、醫(yī)學(xué)等領(lǐng)域。一體化攝像機(jī)根據(jù)使用對象的情況和要求來進(jìn)行設(shè)計(jì)[1]?；贔PGA器件的可并行處理能力及其可重復(fù)編程的靈活性[2]，提出了一種以DSP+FPGA+ASIC為架構(gòu)的系統(tǒng)解決方案，改善了以往一體化攝像機(jī)功能擴(kuò)展困難的問題，提高了圖像的質(zhì)量，擴(kuò)大了其應(yīng)用范圍。

圖1 系統(tǒng)硬件框圖Fig.1 Diagram of system hardware

1 系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)硬件框圖如圖1所示。視頻采集模塊采用SONY公司攝像機(jī)套件，主要包括470 K像素PAL制CCD ICX229AK，AFE （模 擬 前 端 ）CXA2096N和 專 用 DSP CXD4103。該模塊先將CCD采集到的圖像數(shù)據(jù)經(jīng)DSP處理后， 輸出分辨率為 748×584的 PAL制 YUV （422）ITUREC656格式的數(shù)字視頻信號，同時(shí)輸出行、場參考信號和像素時(shí)鐘信號。這些信號先經(jīng)過FPGA圖像處理模塊，實(shí)現(xiàn)自動(dòng)聚焦、4幅圖像存儲、鼠標(biāo)驅(qū)動(dòng)及劃線功能、實(shí)時(shí)圖像與存儲圖像上下左右對比、OSD疊加、圖像凍結(jié)、負(fù)片顯示、鏡像、彩色黑白選擇輸出等功能。處理后的信號最終送到視頻顯示模塊，經(jīng)過專用集成電路（PW1226）處理后產(chǎn)生RGB圖像信號及標(biāo)準(zhǔn)SVGA格式的行、場同步信號，使圖像傳感器采集的圖像可在VGA顯示器上實(shí)時(shí)顯示。

1.1 視頻采集模塊

圖2為視頻采集模塊硬件框圖。系統(tǒng)上電后，DSP從EEPROM中讀取初始化信息。初始化完成后，DSP產(chǎn)生CCD行、場時(shí)序信號，同時(shí)產(chǎn)生AFE（模擬前端）的采樣時(shí)序信號。CCD在行、場時(shí)序作用下，送出采集的原始圖像數(shù)據(jù)，在AFE經(jīng)過CDS（相關(guān)雙采樣）、AGC（自動(dòng)增益控制）后，將量化后的信號送入DSP。DSP內(nèi)置10 bit的ADC將量化信號轉(zhuǎn)為數(shù)字信號，對其進(jìn)行噪聲濾波、電平箝位、自動(dòng)白平衡、邊緣增強(qiáng)等處理后，輸出PAL制YUV（4∶2∶2）格式的數(shù)字視頻信號。同時(shí)DSP直接輸出復(fù)合視頻及S-VIDEO。

圖2 視頻采集模塊硬件框圖Fig.2 Hardware diagram of video module

CCD周邊電路設(shè)計(jì)如圖3所示。ICX229AK為1/4英寸PAL補(bǔ)色圖像傳感器，其有效分辨率為PAL制752（H）×582（V），工作電壓為12 V，采用14引腳DIP封裝；采用超 HAD技術(shù)，具有很高的靈敏度并能獲得高飽和度的視頻信號；具有畫質(zhì)細(xì)膩、色彩鮮艷、信噪比高等優(yōu)點(diǎn)。

該CCD采用12 V和-5 V電源供電，DSP時(shí)序發(fā)生器同時(shí)發(fā)出行、場時(shí)序驅(qū)動(dòng)信號，場驅(qū)動(dòng)信號通過CXD1267進(jìn)行放大整合后生成供給CCD的場時(shí)序驅(qū)動(dòng)信號V1、V2、V3、V4，與DSP發(fā)出的行信號H1和H2同時(shí)送到CCD，使其開始正常工作，采集到的電信號經(jīng)過場效應(yīng)管2SK1875放大，得到模擬輸出信號CCDOUT，該信號送至采樣電路CXA2096。

C27，R27，VD6，C23構(gòu)成自舉升壓電路， 把 CXD1267 發(fā)出的VSUB信號轉(zhuǎn)換為CCD可接受的電壓幅值，即SUB信號，它是電子快門控制信號，通過控制傳感器像素表面的電荷積累時(shí)間操縱快門。當(dāng)電子快門關(guān)閉時(shí)，對于PAL攝像機(jī)，CCD電荷累積時(shí)間為1/50 s，電子快門則以311步的基本單位覆蓋，其范圍1/50～1/10 000 s。當(dāng)電子快門速度增加時(shí)，在每個(gè)視頻場允許的時(shí)間內(nèi)，聚焦在CCD上的光減少，結(jié)果將降低攝像機(jī)的靈敏度。

AFE周邊電路設(shè)計(jì)如圖4所示。

圖3 CCD電路原理圖Fig.3 Principle diagram of CCD circuit

圖4 CXA2096N電路原理圖Fig.4 Principle diagram of CXA2096N circuit

CXA2096N采用3.3 V供電，其主要作用是對模擬電信號進(jìn)行采樣、保持、放大，封裝是24引腳SSOP（Plastic）。CCD送出的模擬信號CCDOUT，經(jīng)2SK1875放大后傳輸給CXA2096N，經(jīng)CXA2096N采樣、保持、放大后得到 DRVOUT信號傳輸給DSP。CXA2096N是信號進(jìn)行模數(shù)轉(zhuǎn)換前的最后一個(gè)環(huán)節(jié)，其重要性不言而喻，同樣地，CXA2096N也是在DSP時(shí)鐘發(fā)生器的時(shí)序驅(qū)動(dòng)信號下完成其一系列工作的。其中最重要的3個(gè)信號分別是CCDLEVEL、OFFSET和AGCCONT。

CCDLEVEL是CXA2096N的輸出信號，這個(gè)信號直接反映了CCD采集到信號的電平大小、變化程度和范圍。CCD正常情況下采集到的黑電平信號約2.7 V。

OFFSET是CXA2096N的輸出信號，變化范圍1.5～3 V，這個(gè)信號反映的是一個(gè)偏移量，DSP可以通過它改變CXA2096N的采樣偏置電壓，這一改變直接反應(yīng)在視頻顯示處理板中，體現(xiàn)到最終的圖像顯示效果上。OFFSET越大，圖像整體向明亮的區(qū)域變化，反之，則往黑暗的區(qū)域變化。因?yàn)镺FFSET信號使得圖像整體偏移變化，用一個(gè)形象的比喻，它是一個(gè)“加”的關(guān)系，即圖像數(shù)據(jù)整體增加了一個(gè)偏置電平。AGCCONT也是CXA2096N的輸出信號，變化范圍1.5～3 V，這個(gè)信號反映的是一個(gè)增益量，所有一體化攝像機(jī)都有一個(gè)來自CCD的信號放大到可以使用水準(zhǔn)的視頻放大器，其放大量即增益，等效于較高的靈敏度，可使其在微光下靈敏，然而在亮光照的環(huán)境中放大器將過載，使視頻信號畸變。為此，需利用一體化攝像機(jī)的自動(dòng)增益控制（AGC）電路去探測視頻信號的電平，適時(shí)地開關(guān)AGC，從而使攝像機(jī)能夠在較大的光照范圍內(nèi)工作，即動(dòng)態(tài)范圍，在低照度時(shí)自動(dòng)增加攝像機(jī)的靈敏度，從而提高圖像信號的強(qiáng)度來獲得清晰的圖像。外部單片機(jī)或DSP可以通過改變CXA2096N的放大增益系數(shù)，直接反應(yīng)在視頻顯示處理板中，體現(xiàn)到最終的圖像顯示效果上。AGCCONT越大，圖像整體向明亮的區(qū)域變化，反之，則往黑暗的區(qū)域變化。因?yàn)锳GCCONT信號使得圖像整體偏移變化，即圖像數(shù)據(jù)整體“乘”增益系數(shù)。

CXA2096N的采樣需要一個(gè)基準(zhǔn)電壓，否則采樣的數(shù)據(jù)會(huì)有偏差，這對將來的視頻數(shù)據(jù)處理影響非常大的。采樣校準(zhǔn)電壓VRT和VRB一定要保證準(zhǔn)確，VRT為2.35 V，是采樣上限；VRB為1.35 V，是采樣下限。同時(shí)VRT和VRB輸出給A/D轉(zhuǎn)換器，作為其量化的參考電平。

1.2 FPGA圖像處理模塊

該模塊的邏輯結(jié)構(gòu)如圖5所示。該模塊基于FPGA設(shè)計(jì)，實(shí)現(xiàn)自動(dòng)聚焦、自動(dòng)光圈控制、幀率提升、OSD以及SPI通信功能。FPGA采用XILINX公司的XC3S250E。內(nèi)部功能采用自頂向下的層次式設(shè)計(jì)方法[3]，并用VHDL硬件描述語言實(shí)現(xiàn)，最終由ISE 6.0綜合生成位流，固化在外部的存儲器中。

圖5 FPGA圖像處理模塊的邏輯結(jié)構(gòu)Fig.5 Logical structure of FPGA image

FPGA將接收的YUV（4∶2∶2）格式的信號進(jìn)行格式識別和轉(zhuǎn)換，然后在SDRAM中把連續(xù)2場圖像緩沖為一幀圖像，下一幀圖像緩沖在另一片SDRAM中，形成了連續(xù)切換視頻雙緩沖結(jié)構(gòu)。當(dāng)其中一片SDRAM輸入圖像時(shí)，另一片在VGA顯示控制器的控制下通過輸出FIFO以SVGA@60 Hz的點(diǎn)速率輸出圖像，具體過程如下：

該模塊首先對輸入信號進(jìn)行奇偶場識別，奇場掃描的第一行有374個(gè)像素，偶場掃描的第一行有748個(gè)像素，通過對一場的第一行數(shù)據(jù)計(jì)數(shù)判斷，可知當(dāng)前場為奇場或偶場，然后從下一個(gè)奇場開始接收數(shù)據(jù)。這樣確保了相鄰兩場為一幀完整的圖像。此模塊為深度748、寬度16 bit的異步FIFO（先進(jìn)先出），寫地址計(jì)數(shù)器為0到748的循環(huán)計(jì)數(shù)器，當(dāng)其計(jì)數(shù)到300或700時(shí)，給主控制器發(fā)送讀信號，主控制器隨后產(chǎn)生FIFO的讀使能信號，使讀使能信號在連續(xù)的374個(gè)讀時(shí)鐘周期內(nèi)一直有效，即可連續(xù)讀出374個(gè)數(shù)據(jù)。本設(shè)計(jì)讀時(shí)鐘頻率大于寫時(shí)鐘頻率，不會(huì)產(chǎn)生數(shù)據(jù)寫滿溢出的現(xiàn)象。

主控制器通過對輸入緩沖的讀請求信號和輸出緩沖的寫請求信號處理，實(shí)現(xiàn)對2個(gè)SDRAM的讀、寫操作切換。該模塊首先完成對SDRAM的初始化，SDRAM被設(shè)置成連續(xù)的全頁迸發(fā)模式。然后SDRAM進(jìn)入正常工作狀態(tài)，準(zhǔn)備接收讀、寫命令。當(dāng)SDRAM在空閑狀態(tài)下，為保持其數(shù)據(jù)不丟失，必須對其定時(shí)刷新，一般要求64 ms內(nèi)刷新4 096次，但是當(dāng)SDRAM在進(jìn)行讀、寫迸發(fā)時(shí)，自動(dòng)刷新命令會(huì)打斷讀、寫，從而造成數(shù)據(jù)丟失。該設(shè)計(jì)在64 ms內(nèi)對SDRAM至少進(jìn)行4 096次讀、寫操作，所以可以不必對其刷新。當(dāng)SDRAM讀、寫到374時(shí)，發(fā)出預(yù)充命令來停止迸發(fā)，同時(shí)關(guān)閉當(dāng)前行，為下一次讀、寫作好準(zhǔn)備。SDRAM被設(shè)置成迸發(fā)模式，迸發(fā)長度為374。

首先時(shí)序發(fā)生器利用40 MHz的主時(shí)鐘產(chǎn)生符合VESA標(biāo)準(zhǔn)的行、場同步信號，同時(shí)在行、場參考信號都有效，且 39＜行計(jì)數(shù)器＜788、19＜場計(jì)數(shù)器＜604時(shí)產(chǎn)生輸出緩沖的讀使能信號。輸出模塊為深度748、寬度16 bit的異步FIFO。寫時(shí)鐘和讀時(shí)鐘同為40 MHz的主時(shí)鐘 ，當(dāng)讀使能有效時(shí)，啟動(dòng)讀計(jì)數(shù)器從0到799循環(huán)計(jì)數(shù)。該設(shè)計(jì)每隔10個(gè)數(shù)據(jù)將前一個(gè)數(shù)據(jù)重復(fù)讀出，直到輸出800個(gè)數(shù)據(jù)。當(dāng)讀計(jì)數(shù)器計(jì)到100或500時(shí)，該模塊向主控制器模塊發(fā)寫請求命令。在行、場消隱期間，讀使能信號無效，所以不會(huì)產(chǎn)生讀空現(xiàn)象。

經(jīng)過PW1226視頻顯示模塊進(jìn)一步濾波，消除行場間閃爍效應(yīng)，提高畫質(zhì)，并可平滑放大到1 024×768的分辨率，最終輸出SVGA或XGA的標(biāo)準(zhǔn)的VGA視頻接口信號。

同時(shí)FPGA還可以通過內(nèi)部的SPI模塊實(shí)現(xiàn)對DSP和CXD4103的寄存器設(shè)置，使其正常工作。

1.3 自動(dòng)聚焦

首先，F(xiàn)PGA通過對圖像亮度信號Y的處理來實(shí)現(xiàn)自動(dòng)聚焦功能。選擇常用的灰度差分法作為聚焦評價(jià)函數(shù)[4]，選取中心像素過去的4個(gè)像素（左側(cè)、左上側(cè)、右側(cè)、右上側(cè)4個(gè)像素）計(jì)算差分值。

由于聚焦評價(jià)函數(shù)需要用中心像素所在行及上一行臨近的4個(gè)像素，所以需要在FPGA內(nèi)部使用2個(gè)雙口RAM做相鄰兩行數(shù)據(jù)緩存區(qū)，每個(gè)雙口RAM容量為800×8 bit。讀寫選擇模塊將一幀圖像的第1行數(shù)據(jù)寫入RAM1，將第2行數(shù)據(jù)寫入RAM2。在寫入RAM2一個(gè)時(shí)鐘周期后，開始讀出RAM1和RAM2中的數(shù)據(jù)，送到聚焦評價(jià)函數(shù)算法實(shí)現(xiàn)模塊，以RAM2中的圖像像素為中心像素計(jì)算亮度差值絕對值和，當(dāng)?shù)?行圖像數(shù)據(jù)到來時(shí)再次寫入RAM1，同樣在寫入RAM1一個(gè)時(shí)鐘周期后，讀出RAM1和RAM2中的數(shù)據(jù)并送到聚焦評價(jià)函數(shù)算法實(shí)現(xiàn)模塊，同樣以RAM1中的像素為中心計(jì)算亮度差值絕對值和，如此循環(huán)，得到一場的亮度差值絕對值總和。

圖6為聚焦評價(jià)函數(shù)實(shí)現(xiàn)模塊。圖中，聚焦評價(jià)函數(shù)實(shí)現(xiàn)模塊讀取的2行數(shù)據(jù)，由寫入寄存器選擇模塊來選擇中心像素所在行，寫入第2列寄存器。在時(shí)鐘同步作用下，每時(shí)鐘將像素右移進(jìn)入下一個(gè)寄存器，同時(shí)寄存器reg11，reg12，reg13，reg21中的數(shù)據(jù)同reg22中的數(shù)據(jù)作減法，取得差值sum1、sum2、sum3、sum4，相加得到和 sum。 當(dāng)一幀圖像結(jié)束，sum中的數(shù)據(jù)成為該幀的亮度差值和。當(dāng)前幀計(jì)算的結(jié)果與前一幀的計(jì)算結(jié)果相比較，若當(dāng)前幀的函數(shù)值大于前一幀的函數(shù)值，說明當(dāng)前圖像比前一幀圖像清楚，則輸出結(jié)果OUT為‘1’，反之則輸出‘0’。

圖6 聚焦評價(jià)函數(shù)實(shí)現(xiàn)模塊Fig.6 Module of auto-focusing function realization

采用爬山搜索算法確定光學(xué)聚焦位置。在自動(dòng)聚焦使能信號有效后，驅(qū)動(dòng)馬達(dá)從初始位置正轉(zhuǎn)8步，反轉(zhuǎn)8步，然后再反轉(zhuǎn)8步，正轉(zhuǎn)八步，回到初始位置。每轉(zhuǎn)1步檢測聚焦評價(jià)函數(shù)模塊的輸出out值，將4個(gè)8步內(nèi)檢測到‘1’的個(gè)數(shù)分別保存為 sum1、sum2、sum3、sum4， 接下來進(jìn)行統(tǒng)計(jì)分析，如果sum1≥6，則認(rèn)為正轉(zhuǎn)方向?yàn)榫劢狗较?；若sum2≥6則認(rèn)為反轉(zhuǎn)方向?yàn)榫劢狗较?；如果sum1、sum2都未大于等于 6，則計(jì)算 sum1+sum4和 sum2+sum3；如果sum1+sum4≥sum2+sum3，則認(rèn)為正轉(zhuǎn)方向?yàn)榫劢狗较颍駝t認(rèn)為反轉(zhuǎn)方向?yàn)榫劢狗较?。確定出聚焦方向后驅(qū)動(dòng)步進(jìn)馬達(dá)帶動(dòng)鏡頭向聚焦方向一步一步轉(zhuǎn)動(dòng)，每轉(zhuǎn)一步檢測聚焦評價(jià)函數(shù)算法模塊的輸出OUT值，若連續(xù)轉(zhuǎn)的2步輸出out都為‘0’，則認(rèn)為超過最清晰位置，則驅(qū)動(dòng)步進(jìn)馬達(dá)倒退2步，鏡頭達(dá)到最佳聚焦位置。

步進(jìn)馬達(dá)[5]驅(qū)動(dòng)包括變焦馬達(dá)驅(qū)動(dòng)和聚焦馬達(dá)驅(qū)動(dòng)，變焦馬達(dá)實(shí)現(xiàn)變倍，聚焦馬達(dá)用來聚焦。變焦馬達(dá)和聚焦馬達(dá)的勵(lì)磁方式不同，變焦馬達(dá)采用2相勵(lì)磁方式，見表1。聚焦馬達(dá)采用的是1.2相勵(lì)磁方式，見表2。其中A+、A-分別代表A相繞組正端和負(fù)端功率橋控制信號，B+、B-分別代表B相繞組正端和負(fù)端功率橋控制信號。按照表中所示的電平信號，外加在步進(jìn)馬達(dá)的兩組線圈上，利用線圈間脈沖的相位差產(chǎn)生的扭矩來驅(qū)動(dòng)馬達(dá)步進(jìn)工作。按照表中所示的脈沖順序，從左向右變化可實(shí)現(xiàn)步進(jìn)馬達(dá)的反轉(zhuǎn)；反之則實(shí)現(xiàn)正轉(zhuǎn)。以變焦馬達(dá)驅(qū)動(dòng)為例，在FPGA內(nèi)設(shè)計(jì)一個(gè)狀態(tài)機(jī)，實(shí)現(xiàn)4個(gè)狀態(tài)間的狀態(tài)轉(zhuǎn)移，每一次變倍使能有效時(shí)，根據(jù)當(dāng)前狀態(tài)轉(zhuǎn)移，變倍方向轉(zhuǎn)移到下一個(gè)相鄰狀態(tài)，輸出該狀態(tài)時(shí)對應(yīng)的4個(gè)控制電平信號，驅(qū)動(dòng)馬達(dá)轉(zhuǎn)動(dòng)，實(shí)現(xiàn)變倍功能。需要注意的是，由于FPGA輸出脈沖信號的驅(qū)動(dòng)電平和電流與步進(jìn)馬達(dá)的驅(qū)動(dòng)要求不匹配，應(yīng)在FPGA輸出引腳外接驅(qū)動(dòng)橋電路。

表1 2相勵(lì)磁方式Tab 1 2-phase excitation

表2 1-2相勵(lì)磁方式Tab.2 1-2-phase excitation

1.4 自動(dòng)光圈控制

圖像的亮度與外界光照和光圈有關(guān)。自動(dòng)光圈控制是在特定光照度下，通過計(jì)算圖像的亮度確定目標(biāo)光圈孔徑，從而得到曝光合適的圖像。通過實(shí)驗(yàn)，給出光照度（對應(yīng)圖像亮度）與 HALL電壓值（δ1～δ5）之間關(guān)系曲線，如圖 7所示。 改變光圈孔徑并計(jì)算相應(yīng)圖像亮度值，得到曲線上2點(diǎn)的坐標(biāo)，便可確定對應(yīng)當(dāng)前光照度的曲線，曲線與基準(zhǔn)光度值所對應(yīng)直線的交點(diǎn)即是目標(biāo)HALL電壓值（目標(biāo)光圈孔徑）。

圖7 光度值與霍爾值對應(yīng)關(guān)系Fig.7 Relationship between illuminance and HALL-voltage

由于曲線是非線性的，在FPGA中通過建立查找表存儲曲線。將橫軸分割為δ1～δ55個(gè)區(qū)域，每個(gè)區(qū)域內(nèi)可近似用直線表示，查找表中只要存儲直線的斜率和起點(diǎn)坐標(biāo)。光圈孔徑值（對應(yīng)電路HALL電壓值）和對應(yīng)光度值決定的2點(diǎn)即可確定當(dāng)前的控制曲線。若光圈孔徑值處在 的邊界點(diǎn)，光圈馬達(dá)應(yīng)向該區(qū)域的內(nèi)部運(yùn)動(dòng)，以便2次取點(diǎn)都是在同一區(qū)域，保證2次取點(diǎn)落在一條直線上。

確定了光度值曲線，就可以沿著曲線調(diào)整光圈的開度。基準(zhǔn)光度水平線與已確定的光度曲線交點(diǎn)必然對應(yīng)一個(gè)特定的光圈開度值（特定的HALL電壓值）。在具體操作中，只需驅(qū)動(dòng)光圈馬達(dá)來改變光圈孔徑，直至CPU得到指定的HALL電壓值，即為最佳曝光狀態(tài)。

1.5 OSD（On Screen Display）模塊

OSD設(shè)計(jì)最重要的是視頻鼠標(biāo)，以SVGA格式下的鼠標(biāo)顯示為例。該模塊首先利用40 MHz的主時(shí)鐘產(chǎn)生符合VESA（視頻電子標(biāo)準(zhǔn)化協(xié)會(huì)）標(biāo)準(zhǔn)的分辨率為800×600、幀頻為60 Hz的標(biāo)準(zhǔn)SVGA格式的行、場同步信號，同時(shí)在行、場參考信號都有效時(shí)，產(chǎn)生一個(gè)使能信號給輸出緩沖模塊，作為輸出緩沖的讀使能。當(dāng)行場計(jì)數(shù)器等于鼠標(biāo)在屏幕中的坐標(biāo)時(shí)，則顯示鼠標(biāo)，否則顯示插值后輸出的圖像。

如將鼠標(biāo)顯示成一個(gè)紅色的長方形，其長包含30個(gè)像素，寬包含10個(gè)像素，左上方為鼠標(biāo)在水平和垂直方向的位移確定的坐標(biāo)。該部分實(shí)現(xiàn)的VHDL描述為：

根據(jù)實(shí)際需要，還可將鼠標(biāo)顯示成其他顏色和形狀，同時(shí)適合XGA等顯示格式。

2 結(jié) 論

基于FPGA設(shè)計(jì)了具有多輸出接口的一體化攝像機(jī)，采用FPGA實(shí)現(xiàn)了高分辨率圖像的實(shí)時(shí)顯示，增加了自動(dòng)聚焦、自動(dòng)光圈控制、圖像凍結(jié)、負(fù)片顯示、圖形文本選擇、彩色黑白選擇、OSD顯示等功能。并且FPGA還留有許多端口進(jìn)行功能擴(kuò)展。該系統(tǒng)設(shè)計(jì)把多種圖像處理算法以及系統(tǒng)控制功能集成到單片F(xiàn)PGA中，使得視頻輸出同時(shí)具有3種輸出接口形式，擴(kuò)大了一體機(jī)的應(yīng)用范圍。該系統(tǒng)在硬件結(jié)構(gòu)和FPGA內(nèi)部邏輯功能實(shí)現(xiàn)方面都具有良好的可升級特性。在PCB設(shè)計(jì)過程中，應(yīng)注意高速數(shù)字信號的完整性問題以及模數(shù)混合設(shè)計(jì)的噪聲干擾問題[6]，避免產(chǎn)生硬件設(shè)計(jì)帶來的不良影響。

在進(jìn)一步研究中，還可實(shí)現(xiàn)圖像翻轉(zhuǎn)等功能，并可以通過改進(jìn)圖像放大算法，以期得到更好的圖像質(zhì)量。該設(shè)計(jì)可應(yīng)用到實(shí)時(shí)監(jiān)控、數(shù)字視頻展臺等方向，具有實(shí)時(shí)性高、圖像質(zhì)量較好、功能可擴(kuò)展等優(yōu)點(diǎn)。

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