基于AD7655的魚雷聲靶數(shù)據(jù)采集系統(tǒng)設(shè)計分析*

王 楠

(海軍駐昆明750試驗場軍事代表室 昆明 650051)

1 引言

魚雷聲靶是一種用于魚雷水下聲納試驗的聲學(xué)靶標(biāo)。它利用數(shù)據(jù)采集系統(tǒng)接收水中的聲信號,并從中檢測魚雷聲納“尋的”信號的有無,然后將接收到的“尋的”信號經(jīng)過目標(biāo)強度設(shè)置、多普勒頻移設(shè)置、輻射噪聲設(shè)置等處理后將回波信號轉(zhuǎn)發(fā)出去,魚雷檢測到聲靶回波信號后,根據(jù)魚雷對信號的檢測結(jié)果來判斷魚雷對水聲目標(biāo)的檢測能力。根據(jù)分析水聲信號的特點及魚雷聲靶的技術(shù)要求[1],聲靶數(shù)據(jù)采集系統(tǒng)需要滿足以下參數(shù)的指標(biāo)要求:A/D轉(zhuǎn)換器具有4路輸入模擬信號同步采樣的能力,每路采樣通道具有16bit的采樣精度,每個采樣通道的采樣速率最高可達200kSPS,接收換能器的輸出電壓信號幅值±10V。根據(jù)以上對數(shù)據(jù)采集系統(tǒng)的要求,由于AD7655[2,4]的轉(zhuǎn)換速度可達1MSPS;當(dāng)4個通道同時采集時,每個通道最高的采樣頻率可達250kSPS;轉(zhuǎn)換精度可達16bit;支持串、并行數(shù)據(jù)輸出方式;能夠滿足數(shù)據(jù)采集系統(tǒng)對AD芯片的要求,且單芯片就能完成多路模數(shù)轉(zhuǎn)換功能,組成的數(shù)據(jù)采集系統(tǒng)簡單可靠,所以,選擇AD7655作為數(shù)據(jù)采集系統(tǒng)的模數(shù)轉(zhuǎn)換芯片。

本文在分析數(shù)據(jù)采集系統(tǒng)的總體構(gòu)成的基礎(chǔ)上,詳細(xì)介紹了前置調(diào)理電路、模數(shù)轉(zhuǎn)換單元和DSP數(shù)據(jù)接收模塊等組成部分的主要功能和設(shè)計原理[5～6],最后給出了系統(tǒng)設(shè)計合理性的結(jié)論。

2 系統(tǒng)總體構(gòu)成

根據(jù)數(shù)據(jù)采集系統(tǒng)的功能要求和數(shù)據(jù)處理流程,該系統(tǒng)可由接收換能器、前置調(diào)理電路、模數(shù)轉(zhuǎn)換單元、FPGA控制模塊和DSP數(shù)據(jù)接收模塊組成,如圖1所示。

圖1 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖

?接收換能器:聲靶系統(tǒng)中的外部信號都是以聲波的形式到達接收換能器,需要首先將聲信號轉(zhuǎn)化為對應(yīng)量級的電信號,聲納信號通過接收換能器后轉(zhuǎn)化為連續(xù)的電壓波形信號。

?前置調(diào)理電路:對于A/D轉(zhuǎn)換器件而言,其對模擬信號輸入的幅值有特別的要求,所以需要對接收換能器的輸出信號進行調(diào)理,使之滿足A/D轉(zhuǎn)換器對輸入信號的要求。

?模數(shù)轉(zhuǎn)換單元:對經(jīng)過調(diào)理后的模擬信號進行采樣,得到對應(yīng)的數(shù)字量信號,供系統(tǒng)對這些數(shù)字信息進行進一步處理。

?FPGA控制模塊:由于AD7655正常工作需要較復(fù)雜的一些控制信號,AD7655將轉(zhuǎn)換后的數(shù)字信號傳送到DSP的過程也有嚴(yán)格的時序要求,所以,運用FPGA強大的可編程能力,可以方便的完成上述控制要求。

?DSP數(shù)據(jù)接收單元:實時接收AD7655傳送來的數(shù)字信號,DSP的數(shù)據(jù)接口要有足夠的數(shù)據(jù)吞吐率,本系統(tǒng)選擇ADSP21060作為聲靶系統(tǒng)的數(shù)字處理器,因為它有多種與外部器件傳送數(shù)據(jù)的接口方式,可以根據(jù)實際需要靈活選擇。

3 系統(tǒng)設(shè)計

AD7655可以有多種工作方式:根據(jù)數(shù)據(jù)輸出方式的不同可分為串行數(shù)據(jù)輸出方式與并行數(shù)據(jù)輸出方式;根據(jù)工作時鐘是否由外部提供可分為主模式與從模式。ADSP21060與外部器件之間數(shù)據(jù)傳輸接口也有多種方式,如主機接口方式、串口方式、外部DMA方式等。因為通過串口傳送數(shù)據(jù)可以充分利用DSP的串口資源,避免在其它方式下占用DSP的外部數(shù)據(jù)總線與地址總線,所以本系統(tǒng)中設(shè)置AD7655工作在串行從模式下,利用ADSP21060的串口實現(xiàn)AD7655與ADSP21060的數(shù)據(jù)傳送,用于輸出的數(shù)據(jù)線大幅減少,從而簡化了系統(tǒng)的硬件結(jié)構(gòu)。從模式下AD7655工作時鐘由外部提供,通過FPGA產(chǎn)生的控制信號,可以方便的實現(xiàn)傳送數(shù)據(jù)的同步。在介紹數(shù)據(jù)采集系統(tǒng)的設(shè)計之前,先對涉及到的AD7655的管腳做出簡要說明[2～3]:

1)SER/(/PAR):(數(shù)字輸入)串行/并行模式選擇。為低時,選擇并行數(shù)據(jù)輸出模式;為高時,選擇串行數(shù)據(jù)輸出模式。

2)D[4]/[EXT/(/INT)]:在串行模式下(數(shù)字輸入),作為時鐘來源的選擇信號。該引腳位低時,內(nèi)部時鐘信號將出現(xiàn)在SCLK引腳上;當(dāng)該引腳被設(shè)置成邏輯高時,數(shù)據(jù)的輸出與SCLK引腳上的時鐘信號同步,而該時鐘信號由外部提供。

3)A/(/B):(數(shù)字輸入)數(shù)據(jù)通道選擇。在串行模式下,為高時,通道A的數(shù)據(jù)先被讀出,然后再讀通道B的數(shù)據(jù);為低時,通道B的數(shù)據(jù)先被讀出,然后再讀通道A的數(shù)據(jù)。

4)A0x:(數(shù)字輸入)多路(復(fù)用)器選擇,當(dāng)為低時,INA1和INB1通道同時采樣并轉(zhuǎn)換;為高時,INA2和INB2通道同時采樣并轉(zhuǎn)換。

5)/RD:讀數(shù)據(jù)。當(dāng)片選信號/CS和/RD都為低時,接口總線使能。

6)/CS:芯片選擇。/CS也用于打開外部串行接口。

7)INB1,INB2:模擬輸入通道B。

8)INA1,INA2:模擬輸入通道A。

9)D[9]/SCLK:在串行模式下,作為時鐘輸入信號。

10)BUSY:(數(shù)字輸出)當(dāng)轉(zhuǎn)換開始的時候置高該引腳,并且一直保持為高,直到兩個通道的轉(zhuǎn)換完成和數(shù)據(jù)鎖存到片上移位寄存器內(nèi)。BUSY信號的下降沿用作數(shù)據(jù)準(zhǔn)備好信號。

11)/CNVST:(數(shù)字輸入)開始轉(zhuǎn)換。該信號的下降沿使內(nèi)部的采樣/保持進入保持狀態(tài)并開始轉(zhuǎn)換。

12)D[8]/SDOUT:在串行模式下,作為串行數(shù)據(jù)的輸出引腳(與SCLK信號同步)。轉(zhuǎn)換結(jié)果存儲在內(nèi)部的一32位寄存器內(nèi),AD7655同時提供兩個轉(zhuǎn)換結(jié)果,最高位在前。

3.1 前置調(diào)理電路設(shè)計

因為接收換能器的輸出電壓幅值為±10V,而AD7655的模擬電壓輸入范圍為單極性的0～5V,所以,需要對每路的AD信號輸入進行極性和幅值的調(diào)整,其調(diào)理電路設(shè)計如圖2所示。

圖2 前端調(diào)理電路圖

圖2中,由兩個集成運算放大器配合電阻電容,組成了一個兩級的信號調(diào)理電路。通過配置合適的電阻值,第一級運放將信號進行1/4倍的增益放大后,輸出信號的幅值變?yōu)椤?.5V;而第二級則在第一級輸出值的基礎(chǔ)上,添加一個2.5V的偏置,所以對應(yīng)于±10V的外部電壓信號輸入,經(jīng)過調(diào)理后的輸出電壓范圍為0～5V,滿足了AD7655對輸入電壓的要求。

3.2 模數(shù)轉(zhuǎn)換單元

FPGA控制模塊所需的信號輸入格式為數(shù)字信號,而前端調(diào)理電路輸出地信號格式仍然為模擬信號,所以需要利用AD7655把經(jīng)過調(diào)理的電壓信號轉(zhuǎn)換為數(shù)字信號,AD7655工作在串行從模式下的控制管腳狀態(tài)與工作時序如圖3所示。

圖3 AD7655串行從模式工作時序圖

經(jīng)過復(fù)位信號對芯片復(fù)位后,向芯片輸入轉(zhuǎn)換信號CNVST,下降沿啟動芯片的采樣保持器。BUSY下降沿指示轉(zhuǎn)換完畢。通過SCLK引腳向AD芯片輸入串行時鐘,讀取串行數(shù)據(jù)SDOUT。SDOUT一次輸出32位數(shù)據(jù),前16位為A1通道數(shù)據(jù),高位在前。后16位為B1通道數(shù)據(jù),高位在前。在CNVST為高電平時可以對A0X信號置反,在下一次采集時換成另外兩個通道采集數(shù)據(jù)。

在本系統(tǒng)中,AD7655的控制時序由FPGA產(chǎn)生,設(shè)置好AD7655工作狀態(tài)后,通過FPGA控制A0x輸入頻率為200KHz,CNVST輸入頻率為400KHz,FPGA中用40M時鐘采樣BUSY信號的下降沿,檢測到后向AD輸入33個40M的串行時鐘信號。該信號以上升沿開始,在第二個上升沿讀取第1bit數(shù)據(jù),并作串并轉(zhuǎn)換。在第17和第33個下降沿鎖存串并轉(zhuǎn)換結(jié)果,獲得兩路16位采樣數(shù)據(jù)。當(dāng)A0x狀態(tài)改變后,通過同樣過程得到另外兩路的16位數(shù)字信號,則AD7655數(shù)據(jù)輸出流量為:

3.3 DSP數(shù)據(jù)接收單元

利用ADSP21060串口接收AD7655轉(zhuǎn)換后的數(shù)字信號,ADSP21060的串口接收數(shù)據(jù)時序圖如圖4所示,控制時序由FPGA產(chǎn)生。

圖4 ADSP21060串口接收時序圖

clk為串口接收時鐘信號,fra clk為串口幀同步信號,data為串口接收數(shù)據(jù)信號。串口接收數(shù)據(jù)過程為:向ADSP21060串口的接收時鐘管腳輸入時鐘信號,啟動幀同步信號,在幀信號有效過程中,在串口時鐘下降沿對數(shù)據(jù)進行采樣,接收采樣數(shù)據(jù)。

在本系統(tǒng)中,串口時鐘 clk輸入頻率為20MHz,幀同步信號為800KH,則串口的數(shù)據(jù)吞吐率為:

能夠滿足AD7655的數(shù)據(jù)輸出流量,AD采樣數(shù)據(jù)能夠正常傳送到DSP而不存在瓶頸。

4 結(jié)語

隨著魚雷武器的不斷發(fā)展和研制試驗力度的不斷加大,魚雷聲靶在降低試驗費用、提高試驗效率等方面功不可沒。數(shù)據(jù)采集系統(tǒng)作為魚雷聲靶的核心部件,其性能對魚雷聲靶具有決定性的影響。本文介紹的以 AD7655芯片為主要組件的數(shù)據(jù)采集系統(tǒng)不僅在硬件設(shè)計中簡單易行,而且在實際的應(yīng)用過程中,工作穩(wěn)定性、試驗精度和可靠性都比較高,滿足了聲靶對數(shù)據(jù)采集系統(tǒng)的需要。

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