多晶硅薄膜晶體管的有效遷移率模型*

姚若河 歐秀平

(華南理工大學(xué)電子與信息學(xué)院,廣東廣州 510640)

近年來(lái),多晶硅薄膜晶體管(P-Si TFT)在有源矩陣液晶顯示(AMLCD)等領(lǐng)域得到了越來(lái)越廣泛的應(yīng)用[1].由于多晶硅薄膜是由許多小晶粒組成的,其晶粒間界中存在大量的懸掛鍵與缺陷態(tài),這些陷阱會(huì)對(duì)P-Si TFT的性能產(chǎn)生很大影響[2-3].

在P-Si TFT中,溝道遷移率與晶粒間界陷阱態(tài)、表面散射效應(yīng)等因素有關(guān),因此用有效遷移率來(lái)表示.現(xiàn)有的P-Si TFT遷移率模型多為經(jīng)驗(yàn)公式[4-5];文獻(xiàn)[6]的有效遷移率模型考慮了溝道內(nèi)晶粒間界的數(shù)目,并將晶粒與晶粒間界分開(kāi)考慮,但忽略了高柵壓所引起的遷移率退化效應(yīng),只適用于低柵壓的線性區(qū).

本研究基于P-Si TFT的物理過(guò)程,建立了一個(gè)適應(yīng)于從小晶粒到大晶粒線性區(qū)的多晶硅薄膜晶體管有效遷移率模型.新模型考慮了高柵壓所引起的遷移率退化效應(yīng),更符合P-Si TFT的實(shí)際工作情況.

1 理論模型

在實(shí)際的多晶硅薄膜中,晶粒間界可看作二維分布.對(duì)于小晶粒的P-Si TFT,可認(rèn)為陷阱在整塊薄膜內(nèi)均勻分布;而大晶粒時(shí),則需考慮溝道內(nèi)晶粒間界的數(shù)目.本研究將晶粒與晶粒間界分開(kāi)考慮,并假定溝道內(nèi)的平均晶粒尺寸為 Lg.由于平行于電流方向的晶粒間界對(duì)開(kāi)啟區(qū)的電流影響較小,故只考慮溝道內(nèi)與載流子運(yùn)動(dòng)方向垂直的晶粒間界[6].圖 1為P-Si TFT溝道橫截面圖.圖中,Vb為晶粒間界的墊壘高度,LGi為除去耗盡區(qū)寬度的晶粒尺寸,LGB為晶粒間界的厚度,W為溝道寬度.假設(shè)溝道長(zhǎng)度方向內(nèi)有n個(gè)晶粒與n個(gè)晶粒間界,與晶粒相比,晶粒間界的厚度LGB可以忽略(一般認(rèn)為L(zhǎng)GB=1～2nm).溝道電阻Rch可表示為

圖1 P-Si TFT溝道橫截面圖Fig.1 Cross sectional view of the channel in P-Si TFT

式中:L為溝道長(zhǎng)度;μeff0為低柵壓下的有效遷移率; QinvG為晶粒內(nèi)部的反型層電荷.

由于晶粒間界陷阱態(tài)的存在,晶粒間界兩側(cè)將形成耗盡區(qū),產(chǎn)生勢(shì)壘并阻礙載流子的運(yùn)動(dòng).因此,溝道內(nèi)存在載流子輸運(yùn)特性相異的兩種區(qū)域[7-10].溝道電阻也可看成是晶粒內(nèi)部電阻 RGi與晶粒間界(包括耗盡區(qū))電阻RGB的串聯(lián):

式中:w為晶粒間界兩側(cè)耗盡層的寬度;QinvGB為晶粒間界(包括耗盡區(qū))的反型層電荷;μGi為載流子在晶粒內(nèi)部的平均遷移率;μGB為載流子在晶粒間界的平均遷移率.由圖1可知:

式中:εSi為硅的介電常數(shù);q為電子電量;Na為受主濃度[11].當(dāng)柵壓Vgs小于閾值電壓 Vth時(shí),陷入晶粒間界陷阱的電荷隨著柵壓的增大而增多,Vb逐漸增大并將達(dá)到一個(gè)極大值(此時(shí)晶粒間界陷阱態(tài)被全部填滿);當(dāng)柵壓大于Vth后,Vb則隨著Vgs的增大而減小.其表達(dá)式為

式中:Nt為晶粒間界陷阱態(tài)密度;tinv為反型層厚度,這里tinv=4nm;Cox為柵氧化層電容.

若載流子越過(guò)晶粒間界勢(shì)壘的主要傳輸機(jī)制為電子的熱發(fā)射,則 QinvG與 QinvGB之間存在如下關(guān)系[9]:

式中:k為波爾茲曼常數(shù);T為絕對(duì)溫度.

聯(lián)立式(1)、(2)和(6),可得

若平均晶粒尺寸遠(yuǎn)大于晶粒間界的厚度,則溝道內(nèi)的平均晶粒間界數(shù)目式(7)又可變?yōu)?/p>

當(dāng)柵壓較高時(shí),表面散射增強(qiáng),還需考慮有效垂直電場(chǎng)引起的遷移率退化效應(yīng),此時(shí)的有效遷移率為

式中:Ecrit為引起遷移率退化的臨界電場(chǎng);而有效柵電場(chǎng) Eeff可由反型層電荷以及體電荷求出[5].

2 結(jié)果與分析

應(yīng)用Silvaco進(jìn)行仿真的結(jié)果見(jiàn)圖2-4.圖2示出了低柵壓時(shí)不同晶粒內(nèi)部載流子遷移率μGi下的Lg-μeff曲線.從圖2中可以看出,當(dāng)Lg＞0.4μm時(shí),μGi對(duì)有效遷移率影響較大;而小晶粒(Lg＜0.4μm)時(shí)則可認(rèn)為有效遷移率不受 μGi變化的影響,主要由晶粒間界載流子遷移率 μGB控制.當(dāng)晶粒尺寸非常小時(shí),n變得很大,式(8)可表示為

但式(10)對(duì)大晶粒器件存在較大的誤差.

圖2 不同晶粒內(nèi)部載流子遷移率下的Lg-μeff曲線Fig.2 Lg-μeff curves with different carriermobility in grains

圖3示出了不同晶粒間界陷阱態(tài)密度Nt下的Vgs-μeff曲線.從圖3中可以看出,有效遷移率隨著Nt的減小而增大,這是由晶粒間界勢(shì)壘高度隨著Nt的減小而降低所引起的.在高柵壓時(shí),由于表面散射增強(qiáng)導(dǎo)致有效遷移率下降,晶粒間界勢(shì)壘效應(yīng)開(kāi)始減弱,該現(xiàn)象在Nt較低時(shí)更為明顯.此外,當(dāng)Nt較小時(shí),最大有效遷移率所對(duì)應(yīng)的柵壓也較小,這是由于此時(shí) Nt被完全填滿所需的柵壓變小,隨后晶粒間界勢(shì)壘隨著柵壓的增大而迅速降低所致.

圖4示出了不同柵氧化層厚度tox下的Vgs-μeff曲線.從圖4中可以看出,當(dāng)tox較小(tox＜100nm)時(shí),高柵壓時(shí)所引起的有效遷移率退化現(xiàn)象更為明顯.

圖3 不同晶粒間界陷阱態(tài)密度下的Vgs-μeff曲線Fig.3 Vgs-μeff curves with different trap density in grain boundaries

圖4 不同柵氧化層厚度下的Vgs-μeff曲線Fig.4 Vgs-μeff curveswith differentgate oxide thicknesses

為驗(yàn)證模型的有效性,將仿真結(jié)果與文獻(xiàn)[12]中N溝TFT器件的實(shí)驗(yàn)數(shù)據(jù)進(jìn)行對(duì)比.仿真中所用的參數(shù)值見(jiàn)表1,其中與實(shí)驗(yàn)樣品的參數(shù)相一致.從圖 5中可見(jiàn),由模型仿真得到的結(jié)果與文獻(xiàn)[12]的實(shí)驗(yàn)結(jié)果有較好的一致性.其中高溫結(jié)晶多晶硅(HTP-Si TFT)具有更高的有效遷移率,其參數(shù)中的晶粒間界陷阱態(tài)密度Nt較小,載流子在晶粒內(nèi)部的平均遷移率 μGi以及在晶粒間界的平均遷移率μGB都要比低溫結(jié)晶多晶硅(LT P-Si TFT)的大,這與實(shí)際情況相符,因?yàn)楦邷剡^(guò)程有助于減少晶粒間界陷阱態(tài)密度.在高柵壓時(shí),有效遷移率逐漸遠(yuǎn)離與柵壓的線性關(guān)系,顯示出有效垂直電場(chǎng)對(duì)遷移率退化的控制作用.

表1 仿真中所用的參數(shù)Table 1 Parameters used in simulation

圖5 本研究提出的模型的仿真結(jié)果與文獻(xiàn)[12]中的實(shí)驗(yàn)數(shù)據(jù)比較Fig.5 Comparison of simulated resu lts of themodel proposed in this study and the experimental data in reference[12]

3 結(jié)論

(1)本研究提出的P-Si TFT有效遷移率模型同時(shí)考慮了溝道內(nèi)晶粒的數(shù)目、載流子在晶粒與晶粒間界處具有不同的輸運(yùn)特性和柵致遷移率降低效應(yīng),適合于從小晶粒到大晶粒線性區(qū)的P-Si TFT.

(2)對(duì)于小晶粒的P-Si TFT,特別是當(dāng)Lg＜0.4μm時(shí),可認(rèn)為其有效遷移率主要由晶粒間界所控制;降低晶粒間界陷阱態(tài)密度可大大提高有效遷移率;此外,柵壓對(duì)有效遷移率的影響隨柵氧化層厚度的減小而增加,高柵壓時(shí)的有效遷移率退化效應(yīng)更為明顯.

[1] Gupta N,Tyagi B P.On the mobility,turn-on characteristics and activation energy of polycrystalline silicon thinfilm transistors[J].Thin Solid Films,2006,504(1/2): 59-63.

[2] Jagar S,Cheng C F,Zhang S,et al.A SPICE model for thin-film transistors fabricated on grain-enhanced polysilicon film[J].IEEE Transactions on Electron Devices, 2003,50(4):1103-1108.

[3] 姚若河,歐秀平.低摻雜多晶硅薄膜晶體管閾值電壓的修正模型 [J].華南理工大學(xué)學(xué)報(bào):自然科學(xué)版, 2010,38(1):14-17,43.

Yao Ruo-he,Ou Xiu-ping.Modified model of threshold voltage for thin-film transistorswith low-doped polysilicon [J].Journal of South China University of Technology: Natural Science Edition,2010,38(1):14-17,43.

[4] King T,Hack M G,Wu I.Effective density-of-states distributions for accurate modeling of polycrystalline-silicon thin-film transistors[J].Journal of Applied Physics, 1994,75(2):908-913.

[5] Lee SW.Universality ofmobility-gate field characteristics of electrons in the inversion charge layer and its application in MOSFET modeling[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,1989,8(7):724-730.

[6] Hatzopoulos A T,Tassis D H,Hastas N A,et al.On-state drain currentmodeling of large-grain poly-Si TFTs based on carrier transport through latitudinal and longitudinal grain boundaries[J].IEEE Transactions on Electron Devices,2005,52(8):1727-1733.

[7] Chern H N,Lee C L,Lei T F.An analyticalmodel for the above-threshold characteristics of polysilicon thin-film transistors[J].IEEE Transactions on Electron Devices, 1995,42(7):1240-1246.

[8] Yamauchi N,Hajjar J,Reif R.Polysilicon thin-film transistors with channel length and width comparable to or smaller than the grain size of the thin film[J].IEEE Transactions on Electron Devices,1991,38(1):55-60.

[9] Seto JYW.The electricalproperties of polycrystalline silicon films[J].Journalof Applied Physics,1975,46(12): 5247-5254.

[10] Yang G,Hur S,Han C.A physical-based analytical turnon model of polysilicon thin-film transistors for circuit simu lation[J].IEEE Transactions on Electron Devices, 1999,46(1):165-172.

[11] 歐秀平,姚若河,吳為敬.多晶硅薄膜晶體管中的晶粒間界電荷分享效應(yīng)[J].微電子學(xué),2008,38(6): 796-799.

Ou Xiu-ping,Yao Ruo-he,Wu Wei-jing.Charge sharing effects of grain boundary in polysilicon TFTs[J].Microelectronics,2008,38(6):796-799.

[12] Wang M,Wong M,Shi X,etal.Effective channelmobility of poly-Silicon thin film transistors[C]∥8th International Conference on Solid-State and Integrated Circuit Technology ICSICT'06.Piscataway:IEEE,2006:1395-1397.