２０×１８位符號定點乘法器的ＦＰＧＡ實現(xiàn)

王景存　黃　勇

隨著計算機和信息技術的快速發(fā)展，人們對器件處理速度和性能的要求越來越高，在高速數(shù)字信號處理器(DSP)、微處理器和RSIC等各類芯片中，乘法器是必不可少的算術邏輯單元，且往往處于關鍵延時路徑中，乘法運算需要在一個時鐘周期內(nèi)完成，它完成一次乘法操作的周期基本上決定了微處理器的主頻，因此高性能的乘法器是現(xiàn)代微處理器及高速數(shù)字信號處理中的重要部件。目前國內(nèi)乘法器設計思想有4種，分別為：并行乘法器、移位相加乘法器、查找表乘法器、加法樹乘法器。其中，并行乘法器易于實現(xiàn)，運算速度快，但耗用資源多，尤其是當乘法運算位數(shù)較寬時，耗用資源會很龐大；移位相加乘法器設計思路是通過逐項移位相加實現(xiàn)，其耗用器件少，但耗時鐘，速度慢；查找表乘法器將乘積直接放在存儲器中，將操作數(shù)作為地址訪問存儲器，得到的輸出數(shù)據(jù)就是乘法結果，該方法的速度只局限于存儲器的存儲速度，但隨乘數(shù)的位數(shù)增加，存儲器的空間會急劇增加，該方法不適合位數(shù)高的乘法操作；加法樹乘法器采用流水線結構，能在一個時鐘完成兩數(shù)相乘，但當乘數(shù)的位數(shù)增加，流水線的級數(shù)增多，導致會使用很多寄存器，增加器件的耗用，而采用Booth算法的乘法器，會在速度、器件、精度、功耗方面有很大優(yōu)勢。