基于Cadence的PCB設(shè)計

合肥 230001)

摘要:利用Cadence軟件的Allegro系統(tǒng)互聯(lián)平臺可以完成PCB設(shè)計流程。PCB設(shè)計從原理圖輸出到PCB設(shè)計環(huán)境中開始，并由原理圖設(shè)計來約束、決定。該文介紹了在Allegro SPB15.2版本中，利用CaptureCIS和PCB Editor互聯(lián)平臺進行PCB設(shè)計的方法和流程。

關(guān)鍵詞:Cadence;Allegro SPB15.2;PCB設(shè)計;Capture CIS;PCB Editor;互聯(lián)平臺

中圖分類號:TP311文獻標識碼:A文章編號:1009-3044(2009)36-10278-02

PCB Design Based on Cadence

LI Han1， HUANG Lun-wen1， CHEN Tian-chi2

(1.Anhui Sun-Create Electroincs CO.， LTD， Hefei 230036， China; 2.Anhui Value-added Business Operation Center Of China Telecom Co.， Ltd， Hefei 230001， CHina)

Abstract: As a part of software Cadence， Allegro can be employed in designing PCB， which starts from output of schematic diagram that constraints PCB design， then goes into the PCB designing environment. This paper introduces the methods and procedures of PCB design on the interaction platform of Capture CIS and PCB Editor in Allegro SPB 15.2.

Key words: Cadence; Allegro SPB15.2; PCB design; Capture CIS; PCB Editor; interaction platform

Cadence軟件是美國Cadence公司出品的一個大型EDA軟件，其功能十分強大，可以進行專用集成電路(ASIC)設(shè)計、FPGA設(shè)計和PCB設(shè)計。目前，Cadence軟件產(chǎn)品分為4個平臺，分別為Incisive功能驗證平臺，Encounter數(shù)字IC設(shè)計平臺，Virtuoso定制設(shè)計平臺和Allegro系統(tǒng)互連設(shè)計平臺。其中，Allegro系統(tǒng)互連設(shè)計平臺是能夠協(xié)同設(shè)計高性能集成電路、封裝和PCB的平臺。本文將以Cadence Allegro SPB 15.2版本作為設(shè)計工具，介紹由原理圖設(shè)計輸入到PCB輸出的一般流程。

1 原理圖的設(shè)計

在SPB15.2的原理圖設(shè)計工具包括ConceptHDL和CaptureCIS。本文將介紹利用CaptureCIS進行原理圖設(shè)計的一般方法。

CaptureCIS的設(shè)計流程如圖1所示。

1.1 設(shè)置原理圖設(shè)計環(huán)境

CaptureCIS的原理圖環(huán)境參數(shù)包括系統(tǒng)屬性和設(shè)計模板設(shè)置兩大類。

在“系統(tǒng)屬性”選項中，可以設(shè)置顏色，柵格顯示模式，放大縮小倍數(shù)，原理圖和元器件的選擇模式，文本編輯器等參數(shù)。

在“設(shè)計模板參數(shù)”設(shè)置中，可以調(diào)整設(shè)計中各種字體，設(shè)定標題欄內(nèi)容，設(shè)置圖紙、邊框，以及階層的屬性等等。

1.2 新建Project和原理圖繪制

CaptureCIS的Project用來管理相關(guān)文件及屬性。在菜單欄中選擇file>new>Project，進行原理圖設(shè)計時，選中“Schematic”。在 “Name”中輸入工程名稱，在“Location”中填寫工程所在的路徑。

填寫完成后點擊確定，Capture就會自動生產(chǎn)該工程的原理圖文件目錄。同時，Capture會自動創(chuàng)建*.dsn、*.opj等相關(guān)文件。

接下來，點擊進入Schematic窗口，進行原理圖繪制。通常情況下，一個大的原理圖在設(shè)計時會根據(jù)功能劃分為不同的模塊，各部分的原理圖分別繪制，并根據(jù)功能命名。在Schematic目錄下，可以進行各原理圖的添加和重新命名。

1.3 原理圖的后續(xù)處理

原理圖繪制好之后，需要對整個設(shè)計進行DRC檢測，生成網(wǎng)表和材料清單等。CaptureCIS在對原理圖進行后續(xù)處理時，必須切換到專案管理窗口下，并且選中*.DSN文件。

進行DRC檢測時，點擊菜單欄中Tools>Design Rules Check，然后在彈出的對話框中進行設(shè)置。

DRC檢查能夠根據(jù)設(shè)計人員指定規(guī)則對PCB板進行檢測。檢測結(jié)束后，系統(tǒng)將會輸出相應(yīng)檢查報告，列出原理圖設(shè)計中錯誤信息，并在原理圖相應(yīng)位置顯示。

對原理圖進行DRC檢測并修改沒有錯誤后，接下來就可以生成整個電路圖的網(wǎng)絡(luò)表了。

由于我們利用CaptureCIS和Allegro PCB Editor聯(lián)合平臺進行PCB的設(shè)計，因此用CaptureCIS生成網(wǎng)表文件時，需要選定的類型是“Allegro”。

在對話框中選定生成網(wǎng)表文件的路徑，點擊確定，系統(tǒng)會生成Allegro PCB Editor 進行PCB設(shè)計所需要的3個文件，分別為pstxnet.dat(網(wǎng)表文件)，pstxprt.dat(邏輯元件與其物理元件之間對應(yīng)關(guān)系文件)，pstchip.dat(原理圖中元件的物理封裝說明文件)。

除了進行DRC檢測與生成網(wǎng)絡(luò)表外，對原理圖的后續(xù)處理還包括生成元件清單等。

2 PCB的設(shè)計

相對于原理圖的設(shè)計來說，PCB設(shè)計是項目的后端。本文中PCB設(shè)計是從Capture CIS輸出到PCB Editor環(huán)境中開始的，并由原理圖設(shè)計來約束、決定。PCB的設(shè)計流程主要分為準備工作、網(wǎng)表輸入、布局、布線、設(shè)計檢查、設(shè)計輸出幾個步驟。

2.1 準備工作

在PCB Editor設(shè)計環(huán)境下，需要進行的準備工作有，加載所需元件封裝庫，

即和原理圖各元件屬性相對應(yīng)的器件封裝、加載所需焊盤、創(chuàng)建所需的符號(包括機械、規(guī)格等)。

2.2 網(wǎng)表輸入

在PCB Editor設(shè)計界面，打開*.brd的PCB文件后，首先要用File>Import>logic命令輸入由原理圖生成的網(wǎng)絡(luò)表文件。在網(wǎng)表輸入無誤之后，設(shè)計中所需元件及其電氣連接關(guān)系就全部加載到PCB編輯界面了。

2.3 PCB的布局

在布局布線開始之前，要設(shè)計好PCB的板框，即Outline。如果沒有Outline，

元器件將無法放置。另外，需要設(shè)定PCB的疊層，制定PCB的設(shè)計約束和規(guī)則，如不同種類信號線的寬度，走線間距，過孔尺寸，走線顏色等等。

利用手動或者自動放置方法將元器件一一加載到PCB板框周圍后，接下來進行元器件的布局。在PCB設(shè)計中，布局是一個重要環(huán)節(jié)，布局好壞將直接影響布線的效果以及最終產(chǎn)品的電氣性能。

Allegro布局的方式分為交互式布局和自動布局，但在使用過程中普遍采用的仍然是交互式布局。交互式布局時，應(yīng)遵守以下的原則:1)首先要完成需要定位元件的定位，再按照“先大后小，先難后易”的原則進行布局;2)參考原理圖，以功能單元的核心元件為中心，圍繞核心元件進行布局;3)總的連線盡可能短，關(guān)鍵信號線最短;高電壓、大電流信號與小電流、低電壓弱信號完全分開;模擬與數(shù)字信號分開;高頻與低頻信號分開;高頻元件的間隔要充分;4)BGA與相鄰元件的距離>5mm，其它貼片元件相互間的距離>0.7mm;貼裝元件焊盤的外側(cè)與相鄰插裝元件的外側(cè)距離大于2mm;5)使用同一種電源的器件盡量放在一起，以便于電源分隔;6)發(fā)熱元件一般應(yīng)均勻分布，以利于單板和整機的散熱。7)整體布局應(yīng)考慮焊接方式和焊接方向，按照均勻分布、重心平衡、版面美觀的標準優(yōu)化布局。

2.4 PCB布線

布線是將邏輯連接轉(zhuǎn)換為物理連接的過程，包括連線、過孔、焊盤、弧線、填充、多邊形覆銅和電源層等。Allegro的布線方式分為自動布線和交互式布線兩種。

2.4.1 Allegro的布線方法

在對PCB的元器件進行合理的布局后，點擊Route>Connect命令，開始進

行手動布線。布線時要優(yōu)先處理好電源和地的導(dǎo)線，再處理重要的信號線如高速、時鐘信號線，最后處理普通信號線。在相鄰的兩層，要選擇相互垂直的方向來布線，盡量縮短線與線之間的平行距離。Allegro布線功能強大，除了普通布線功能外，還具有推線、蛇形線、平滑線等修線功能。

手動布線的一般原則如下:1)電源線、地線、印制電路板導(dǎo)線對高頻信號應(yīng)保持低阻抗;2)對A/D轉(zhuǎn)換類器件，數(shù)字部分與模擬部分地線寧可統(tǒng)一也不要交叉;3)弱信號電路，低頻電路周圍不要形成電流環(huán)路;4)I/O驅(qū)動電路應(yīng)盡量靠近印制電路板邊的接插件，讓其盡快離開PCB;5)用地線將時鐘區(qū)圈起來，時鐘線盡量短，時鐘發(fā)生器盡量靠近到用該時鐘的元件;6)任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小;7)時鐘、總線、片選信號要遠離I/O線和接插件;8)盡量減少PCB導(dǎo)線的不連續(xù)性，導(dǎo)線寬度不要突變，導(dǎo)線拐角應(yīng)大于90°，禁止環(huán)狀布線;9)為減少線間串?dāng)_，應(yīng)保證線間距足夠大。當(dāng)線中心間距不少于3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規(guī)則。為了減少電源層和地層的邊沿效應(yīng)，可以將電源層內(nèi)縮20H(H為電源和地之間的介質(zhì)厚度)，這樣就能將70%的電場限制在接地層邊沿內(nèi)。

2.4.2 覆銅

在Allegro中，覆銅可以分為正片覆銅和負片覆銅。其中正片覆銅方式直觀，

無需特殊的flash符號，但是在布局改變時需要更新正片覆銅且數(shù)據(jù)量大，特別是整板的正片覆銅。負片覆銅在選擇覆銅區(qū)域時十分靈活，能自動適應(yīng)動態(tài)的布局修改且數(shù)據(jù)量小，但必須建立flash符號。

布線完成后，在菜單欄中選擇Shape可以進行各種形式的覆銅。在信號層進行正片覆銅，是為了將引腳分布很少的電源進行連接，或者對頂層和底層做敷地處理以滿足屏蔽的要求。負片覆銅是在平面層，即對電源層和地層做覆銅處理，以減少光繪文件的數(shù)據(jù)量。

在覆銅完成后，還需要刪除孤島，在Allegro中，還可以根據(jù)需要編輯覆銅的邊界，更改覆銅的大小，直至得到符合要求的覆銅。

3 設(shè)計文件的輸出

在PCB設(shè)計完成以后，要生成各類輸出文件，用于PCB的生產(chǎn)和加工。

Allegro的設(shè)計文件輸出包括:光繪文件輸出、鉆孔文件輸出及報告文件輸出等。

菜單欄的Manufacture目錄是用來生成PCB加工文件的。

3.1 光繪文件的輸出

光繪文件又稱Artwork，是PCB繪制完成后，提供給印制板加工廠的底片文件。Allegro PCB Design菜單欄Manufacture>Artwork選項用來設(shè)置輸出光繪文件。一個PCB的光繪文件包括每個布線層的光繪，每個平面層的光繪，Top阻焊層的光繪，Bottom阻焊層的光繪，Top絲印層的光繪和Bottom絲印層的光繪。

Allegro的光繪文件擴展名為.art。

3.2 鉆孔文件輸出

Allegro PCB Design中鉆孔文件由菜單欄Manufacture>NC選項來產(chǎn)生，其中NC Parameter進行鉆孔參數(shù)設(shè)置，NC Drill用來生成鉆孔文件，鉆孔文件擴展名為.drl。鉆孔文件，參數(shù)文件與光繪文件對于PCB的生產(chǎn)必不可少。

4 結(jié)束語

本文研究了利用Cadence Allegro SPB15.2進行PCB設(shè)計的一般過程。介紹了Allegro SPB15.2版本中的Capture CIS和PCB Editor互聯(lián)平臺，以及利用Capture CIS進行原理圖設(shè)計的步驟，怎樣從原理圖輸入到PCB Editor中，在PCB Editor中進行PCB的布局，布線和注意事項，以及PCB生產(chǎn)文件的輸出方法。

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