一種應(yīng)用于NB?IoT通信的高線性CMOS功率放大器

摘" 要： 為滿足復(fù)雜的NB?IoT通信調(diào)制模式對(duì)功率放大器輸出線性度的要求，提出一種面向NB?IoT通信應(yīng)用的700～900 MHz高線性度CMOS功率放大器（PA）。該放大器采用兩級(jí)結(jié)構(gòu)，工作于AB類放大狀態(tài)，驅(qū)動(dòng)級(jí)和輸出功率級(jí)分別采用自偏置的共源共柵結(jié)構(gòu)和共源放大器結(jié)構(gòu)，驅(qū)動(dòng)級(jí)為功率級(jí)提供大的電壓輸出擺幅。為提高線性度，采用二極管線性化偏置技術(shù)改善晶體管輸入電容的非線性導(dǎo)致的增益壓縮和相位失真現(xiàn)象，將輸出1 dB壓縮點(diǎn)提升3.2 dB。采用65 nm/1.2 V CMOS工藝完成電路版圖設(shè)計(jì)，整體放大器的版圖尺寸為0.68 mm×1 mm。仿真結(jié)果表明，在700～900 MHz工作頻帶內(nèi)，功率放大器的小信號(hào)增益大于19 dB，輸入反射系數(shù)S11小于等于-12 dB，功率附加效率（PAE）峰值為29.6%，輸出1 dB壓縮點(diǎn)為22.7 dBm。所提出的功率放大器電路具有高線性度、低功耗、小尺寸的特點(diǎn)，可有效滿足NB?IoT通信并用于700～900 MHz頻段內(nèi)射頻信號(hào)功率放大的應(yīng)用需求。

關(guān)鍵詞： 功率放大器； NB?IoT通信； 線性度； 自偏置共源共柵結(jié)構(gòu)； 增益壓縮； 1 dB壓縮點(diǎn)；" PA電路版圖

中圖分類號(hào)： TN722?34" " " " " " " " " " " " " " "文獻(xiàn)標(biāo)識(shí)碼： A" " " " " " " " " " " 文章編號(hào)： 1004?373X（2025）02?0035?06

A high linearity CMOS power amplifier for NB?IoT communication

ZHANG Jiakang， LIU Bo， ZHANG Liwen， LUO Yixin， HOU Linbing

（Henan University of Science and Technology， College of Information Engineering， Luoyang 471023， China）

Abstract： In order to meet the requirements of complex NB IoT communication modulation modes for power amplifier output linearity， a high linearity CMOS power amplifier （PA） at 700～900 MHz for NB?IoT communication applications is proposed. In this amplifier， a two?stage topology is adopted， and is operated at class AB amplification state. The self?biased common?source common?gate structure and common?source amplifier structure are adopted at the driver stage and the output power stage， respectively. The driver stage can provide large voltage output swing for the power stage. In order to improve linearity， the diode linearized bias technology is used to improve the gain compression and phase distortion caused by the nonlinearity of the input capacitance of the transistor， and the output 1 dB compression point is increased by 3.2 dB. The circuit layout design is completed by means of 65 nm/1.2 V CMOS technology， and the layout size of the overall amplifier is 0.68 mm × 1 mm. The simulation results show that， at 700～900 MHz work frequency band， the small signal gain of the power amplifier is greater than 19 dB， the input reflection coefficient S11 is less than or equal -12 dB， the peak value of power added efficiency （PAE） is 29.6%， and the output 1 dB compression point is 22.7 dBm. The proposed power amplifier circuit has the characteristics of high linearity， low power consumption， and small size， which can effectively meet the application requirements of NB?IoT communication and RF signal power amplification in the 700～900 MHz frequency band.

Keywords： power amplifier; NB?IoT communication; linearity; self?biased common?source common?gate structure; gain compression; 1 dB compression point; PA circuit layout

0" 引" 言

第三代合作伙伴計(jì)劃（3rd Generation Partnership Project， 3GPP）版本14提出了兩個(gè)用于物聯(lián)網(wǎng)通信應(yīng)用的低功耗廣域網(wǎng)（LPWAN）標(biāo)準(zhǔn)：窄帶物聯(lián)網(wǎng)（NB?IoT）和LTE?M，同時(shí)定義了用于NB?IoT通信的最大輸出功率[1?2]為14 dBm。該標(biāo)準(zhǔn)提出了面向NB?IoT通信的多個(gè)信號(hào)通信頻帶范圍，其中700～900 MHz頻段是目前全球部署的常規(guī)物聯(lián)網(wǎng)中應(yīng)用最為廣泛的頻段之一。

作為無線通信系統(tǒng)中前端接發(fā)機(jī)的核心部件，功率放大器（PA）對(duì)整機(jī)系統(tǒng)的通信性能和待機(jī)時(shí)間起到了決定性的作用。此外，愈發(fā)復(fù)雜的NB?IoT通信調(diào)制模式對(duì)功率放大器的輸出線性度有更嚴(yán)苛的要求，因此，高線性PA設(shè)計(jì)技術(shù)也成為了研究熱點(diǎn)[3?6]。文獻(xiàn)[7]采用偏置在C類的驅(qū)動(dòng)器作為預(yù)失真器，設(shè)計(jì)一種2.24 GHz的完全集成功率放大器，飽和輸出功率（Psat）為26.1 dBm，功率附加效率（PAE）為26.8%，并將輸出1 dB壓縮點(diǎn)提升4 dB，顯示了良好的輸出線性度。文獻(xiàn)[8]通過優(yōu)化PA偏置電壓以實(shí)現(xiàn)相位抵消，從而在輸出端抑制三階跨導(dǎo)項(xiàng)，有效提高了PA線性度。盡管如此，在高功率附加效率（PAE）的特性條件下，線性度的提升幅度仍然有限。文獻(xiàn)[9]提出一種自適應(yīng)偏置電路的Doherty功率放大器，具有較高的線性度和功率回退效率，但缺點(diǎn)是電路結(jié)構(gòu)較復(fù)雜且處理信號(hào)帶寬較小。文獻(xiàn)[10]采用模擬預(yù)失真和相位補(bǔ)償相結(jié)合的電路優(yōu)化策略，有效抑制了信號(hào)失真和相位失真以提升線性度，但PA整體版圖面積較大。

本文基于65 nm/1.2 V CMOS標(biāo)準(zhǔn)工藝，設(shè)計(jì)一種面向NB?IoT通信應(yīng)用的高線性度功率放大器電路。驅(qū)動(dòng)級(jí)采用自偏置共源共柵（Cascode）結(jié)構(gòu)，為功率級(jí)提供較大的輸出電壓擺幅，同時(shí)通過串聯(lián)RC電路改善輸入阻抗，以實(shí)現(xiàn)更好的阻抗匹配效果。此外，驅(qū)動(dòng)級(jí)和功率級(jí)均采用二極管線性化偏置技術(shù)，以改善晶體管寄生電容導(dǎo)致的增益壓縮現(xiàn)象，最終有效地提升整體功率放大器的線性度。

1" 傳統(tǒng)AB類功率放大器

針對(duì)NB?IoT中高線性度和功率附加效率的折中要求，電路類型通常選擇線性功率放大器，進(jìn)一步地，根據(jù)導(dǎo)通角的大小，功率放大器又可分為A類、B類和AB類。其中A類功率放大器的晶體管在整個(gè)周期內(nèi)持續(xù)導(dǎo)通，具有良好的線性度，但該種PA的功率附加效率最低，典型效率為30%，最大也僅達(dá)到50%；B類功率放大器具有較高的效率，典型效率達(dá)到60%，理想效率的最大值[11?12]可高達(dá)78.5%，但由于晶體管只導(dǎo)通半個(gè)周期，故該類型的線性度較差。綜上分析，本文采用AB類功率放大器結(jié)構(gòu)來實(shí)現(xiàn)線性度和功率附加效率的折中。

圖1為傳統(tǒng)AB類功率放大器的電路結(jié)構(gòu)圖。前端的信號(hào)輸入匹配網(wǎng)絡(luò)采用共軛匹配，有利于提高電路的功率增益；輸出匹配網(wǎng)絡(luò)通常采用負(fù)載牽引（Load?Pull）的方法尋求最佳負(fù)載，之后完成該負(fù)載阻抗與標(biāo)準(zhǔn)50 Ω的匹配，最終使輸出功率達(dá)到最大效率。如圖1所示，進(jìn)行電路設(shè)計(jì)時(shí)，需要在功率晶體管的漏極與電源VDD之間加入一個(gè)電感值較大的無源電感LRF，也稱為扼流電感，目的是防止射頻信號(hào)反向泄露至電源而造成對(duì)直流供電電壓的干擾，同時(shí)也可有效減少原始輸入射頻信號(hào)的損失，進(jìn)而避免輸出功率和功率附加效率的降低。

2" 本文提出的AB類PA電路

本文設(shè)計(jì)的AB類功率放大器包括阻抗匹配網(wǎng)絡(luò)、驅(qū)動(dòng)級(jí)電路、功率級(jí)電路以及用于提升線性度的二極管線性化偏置電路。

2.1" 自偏置驅(qū)動(dòng)級(jí)電路

輸入端的驅(qū)動(dòng)級(jí)電路主要為下一級(jí)功率級(jí)電路提供大增益，以提高對(duì)功率級(jí)的驅(qū)動(dòng)能力。采用共源共柵（Cascode）結(jié)構(gòu)是PA中常見的一種提高增益的方法，這種結(jié)構(gòu)也能緩沖可擊穿晶體管的電壓壓力并提高輸出電壓擺幅，同時(shí)可增強(qiáng)輸出與輸入之間的隔離度，減小Miller電容的影響[13]。

功率放大器中常用的Cascode結(jié)構(gòu)如圖2a）所示，輸入驅(qū)動(dòng)信號(hào)加到共源晶體管M1的柵極，晶體管M2的柵極通常接VDD。當(dāng)輸出功率達(dá)到最大時(shí)，節(jié)點(diǎn)D2的電壓峰值可到達(dá)1.5VDD。由于D1處電壓總是比G2處電壓低一個(gè)M2的柵源電壓Vgs2，導(dǎo)致晶體管M1的柵漏電壓擺幅較小，因此電源電壓主要受M2晶體管的擊穿電壓限制。

為解決這一問題，本文提出一種比前述Cascode結(jié)構(gòu)多兩條RC串聯(lián)支路的自偏置Cascode結(jié)構(gòu)，如圖2b）所示。M2的柵極直流電壓與M2的漏極電壓相同，M2極電壓擺幅則因?yàn)镽1C1電路的低通特性而衰減，進(jìn)而自偏置共源共柵結(jié)構(gòu)的M2漏柵壓差比常規(guī)的共源共柵結(jié)構(gòu)的漏柵壓差可降低20%。因此，本文選擇圖2b）可承受更大電源電壓的自偏置Cascode結(jié)構(gòu)作為驅(qū)動(dòng)級(jí)電路，并在此基礎(chǔ)上增設(shè)一條R2C2串聯(lián)支路，以方便調(diào)整輸入阻抗在史密斯圓圖上的位置，找到最佳輸入阻抗匹配值，從而實(shí)現(xiàn)更好的輸入匹配網(wǎng)絡(luò)設(shè)計(jì)。

圖3為圖2b）自偏置Cascode結(jié)構(gòu)對(duì)應(yīng)的小信號(hào)等效電路。如果忽略C2和R2，根據(jù)該圖可以得出關(guān)于Vgs2的兩個(gè)表達(dá)式：

[Vgs2=gM1Vin-gM2Vgs21sC3] （1）

[Vgs2=gM1VinsC3+gM2] （2）

同理，可以得到兩個(gè)[Vg2]的表達(dá)式：

[Vg2=Vout--gM2Vgs2-VoutCLsR1] （3）

[Vg2=-gM2Vgs2-VoutCLs-gM1Vin-gM2Vgs21sC1] （4）

聯(lián)立式（1）～式（4），即可得到圖2b）的小信號(hào)電壓增益的表達(dá)式為：

[Av=VoutVin=-gM1gM2R1C1sC2+gM2+gM1sC1+C1CLR1s+CL] （5）

從式（5）可看出，當(dāng)增加R1或C1時(shí)，電路增益會(huì)有所增加，但也會(huì)導(dǎo)致Vg2電壓擺幅的下降，同時(shí)，漏極的電壓波形將在輸入功率較低的狀態(tài)下失真。因此，在選取R1和C1值時(shí)，不僅需要考慮功率增益和線性度兩者的折中關(guān)系，還要考慮M1管和M2管的柵漏電壓擺幅的影響。

2.2" 二極管線性化偏置電路

由于MOS晶體管的柵端存在寄生電容，且寄生值會(huì)隨著Vgs電壓的升高而增大，所以當(dāng)輸入功率不斷增加時(shí)，寄生電容也會(huì)增加，最終引起功率增益壓縮現(xiàn)象[14?15]。本文采用一種二極管線性化偏置技術(shù)來有效改善基于CMOS工藝的PA電路中金屬氧化物半導(dǎo)體效應(yīng)晶體管的增益壓縮和相位失真現(xiàn)象。具體的二極管線性化偏置電路的結(jié)構(gòu)如圖4所示，由MOS管的二極管連接、偏置電阻和旁路電容組成。MOS管等效為一個(gè)二極管，輸入晶體管M1的柵源寄生電容為Cgs，隨著輸入電壓信號(hào)不斷增大，二極管會(huì)在[Vbias-Vggt;Vth，M2]的條件下正向?qū)?，同時(shí)給Cgs進(jìn)行充電，進(jìn)而使M1的柵極電位升高。

圖5為有無二極管偏置電路時(shí)柵極電壓隨輸入功率的變化曲線。從圖中可以看出：未采用二極管線性偏置電路的柵極電壓Vgwo，D始終保持不變，為恒定值；與之相對(duì)，采用二極管線性化偏置電路的柵極電壓Vgwi，D隨輸入功率的增加而不斷增大。

由此可見，采用二極管線性化偏置電路可有效補(bǔ)償晶體管寄生電容隨Vg變化的非線性特性，改善增益壓縮和相位失真，提高輸出1 dB壓縮點(diǎn)，實(shí)現(xiàn)提高整體功率放大器線性度的效果。

2.3" 整體功率放大器電路設(shè)計(jì)

本文所提出的PA整體電路如圖6所示。功率級(jí)采用3.3 V厚柵氧薄膜晶體管，減少熱載流子效應(yīng)引起的泄漏電流，還具有較高的擊穿電壓，可耐高壓；驅(qū)動(dòng)級(jí)采用能承受較大電源電壓的自偏置共源共柵結(jié)構(gòu)，以此提升整體電路的功率增益。功率級(jí)和驅(qū)動(dòng)級(jí)均采用二極管線性偏置技術(shù)來補(bǔ)償寄生電容的非線性影響。輸入匹配電路則采用π型阻抗變換網(wǎng)絡(luò)，目的是降低Q值以拓展電路帶寬；級(jí)間匹配和輸出匹配均采用L型阻抗變換網(wǎng)絡(luò)，減少了二次、三次諧波噪聲的影響。

3" 版圖與性能驗(yàn)證

采用 65 nm/1.2 V標(biāo)準(zhǔn)CMOS工藝完成整體功率放大器的電路版圖繪制，多次調(diào)整版圖布局和修改阻抗匹配網(wǎng)絡(luò)中器件參數(shù)，直至達(dá)到最優(yōu)效果。PA電路版圖如圖7所示，整體電路尺寸為0.68 mm×1 mm，運(yùn)行后仿真并對(duì)性能進(jìn)行驗(yàn)證和分析。

圖8為電路穩(wěn)定性仿真結(jié)果，從該圖可觀測(cè)和驗(yàn)證PA在一定工作頻率范圍內(nèi)的輸出功率穩(wěn)定性。由圖8可知，在本文NB?IoT應(yīng)用目標(biāo)的預(yù)定700～900 MHz通信頻段內(nèi)，電路的穩(wěn)定因子K大于1，輔助因子B1f大于0，表明所設(shè)計(jì)的功率放大器電路在700～900 MHz的工作頻段內(nèi)可實(shí)現(xiàn)無條件穩(wěn)定。

圖9所示為小信號(hào)狀態(tài)下對(duì)S參數(shù)的仿真曲線。結(jié)果顯示：在中心頻率800 MHz處，小信號(hào)增益S11為?20.27 dB，具備良好的輸入匹配效果；小信號(hào)增益S21為21 dB，滿足NB?IoT通信所需增益要求；S22為?4.5 dB，由于輸出匹配網(wǎng)絡(luò)采用負(fù)載線匹配，滿足S22小于0的要求。

功率級(jí)電源工作電壓為3.3 V，基于HB諧波平衡仿真，可得出輸出功率和功率附加效率（PAE）的仿真曲線，如圖10所示。由圖可知，輸出功率峰值為24.5 dBm，PAE峰值為29.6%。由于寄生的影響，導(dǎo)致前后仿真的PAE存在2.1%的偏差，但總體來說，電路顯示出較高的PAE性能的同時(shí)也可滿足低功耗的需求。

輸出功率曲線的1 dB壓縮點(diǎn)是衡量PA線性度的一個(gè)重要指標(biāo)。隨Pin增大到一定程度時(shí)出現(xiàn)增益壓縮現(xiàn)象，當(dāng)實(shí)際增益下降到低于理想線性增益1 dB處，此時(shí)的Pout被定義為輸出1 dB壓縮點(diǎn)（OP1 dB）。本文采用諧波平衡仿真得到1 dB壓縮點(diǎn)的仿真曲線，如圖11所示。結(jié)果顯示：OP1 dB為22.7 dBm，可證明采用線性化改進(jìn)技術(shù)后的PA線性度較好；與此同時(shí)，1 dB壓縮點(diǎn)所對(duì)應(yīng)的PAE為27.5%，說明具有較高的功率附加效率。

表1所示為PA在增加二極管線性化偏置電路前后的性能參數(shù)對(duì)比結(jié)果。從表中可看出：采用二極管線性化偏置優(yōu)化技術(shù)后，輸出1 dB壓縮點(diǎn)相比于優(yōu)化前增加3.2 dB，證明可實(shí)現(xiàn)線性度的改善效果。優(yōu)化后的輸出功率峰值提高1.4 dBm，增益提升0.3 dB。優(yōu)化前后的電流并未明顯變化，只是更加充分地利用輸入晶體管的柵極電壓，因此，優(yōu)化前后的整體功耗相差不大，基本保證了功耗性能持平。

表2所示為本文提出的PA與其他文獻(xiàn)中的PA設(shè)計(jì)案例的性能參數(shù)對(duì)比結(jié)果。從表中可以看出：所設(shè)計(jì)PA的OP1 dB相比其他文獻(xiàn)的OP1 dB更接近飽和輸出功率Psat，體現(xiàn)了更佳的線性度；此外，PA的PAE峰值為29.6%，小信號(hào)增益為21 dB，版圖面積僅為0.68 mm2，可證明所設(shè)計(jì)的功率放大器電路具有高輸出效率、高電壓增益和小尺寸的優(yōu)勢(shì)。

最后，在工藝角為TT、SS和FF，溫度為25 ℃、85 ℃、?40 ℃條件下進(jìn)行仿真，結(jié)果如表3所示。由表3可知：穩(wěn)定因子K在工作頻帶內(nèi)均大于1，PA絕對(duì)穩(wěn)定；TT 27 ℃和SS 85 ℃條件下具有良好的輸入匹配效果，而在FF ?45 ℃條件下的輸入匹配效果較差；三種條件下的功率增益S21均達(dá)到要求；相比另外兩種條件下，SS 85 ℃環(huán)境下的PAE和OP1 dB略差?？傮w而言，TT 27 ℃環(huán)境下的PA達(dá)到了預(yù)期指標(biāo)和較好的性能。

4" 結(jié)" 論

本文設(shè)計(jì)了一種應(yīng)用于窄帶物聯(lián)網(wǎng)（NB?IoT）通信的高線性功率放大器。電路采用兩級(jí)結(jié)構(gòu)，輸出功率級(jí)采用共源放大器結(jié)構(gòu)，輸入驅(qū)動(dòng)級(jí)采用自偏置共源共柵結(jié)構(gòu)，為功率級(jí)提供更大的電源電壓和輸出擺幅。為提高線性度，進(jìn)一步采用二極管線性化偏置技術(shù)以補(bǔ)償輸入MOS管寄生電容的非線性影響導(dǎo)致的增益壓縮和相位失真，使輸出1 dB壓縮點(diǎn)有效提升3.2 dB，更接近飽和輸出功率。仿真結(jié)果顯示，功率放大器的小信號(hào)增益大于19 dB，輸出1 dB壓縮點(diǎn)為22.7 dBm，PAE峰值為29.6%，說明所提出的功率放大器電路具有高線性度、低功耗、小尺寸的特點(diǎn)，可有效滿足NB?IoT通信并用于700～900 MHz頻段內(nèi)射頻信號(hào)功率放大的應(yīng)用需求。

參考文獻(xiàn)

[1] BEHMANESH B， RODRIGUES J， SJOLAND H. An 88% fractional bandwidth reconfigurable power amplifier for NB?IoT and LTE?M in 22 nm CMOS FDSOI [C]// 2022 IEEE Nordic Circuits and Systems Conference （NorCAS）. Oslo， Norway： IEEE， 2022： 1?4.

[2] HOGLUND A， LIN X， LIBERG O， et al. Overview of 3GPP release 14 enhanced NB?IoT [J]. IEEE network， 2017， 31（6）： 16?22.

[3] 王家文，潘文光.一種高線性度的2.4 GHz CMOS功率放大器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2022，48（12）：65?69.

[4] ZAVAREI M J， TAHERZADEH?SANI M. Envelope?tracking common?drain CMOS power amplifier with a switching?only supply modulator for LTE applications [J]. Microelectronics journal， 2018， 72： 24?31.

[5] 陳國(guó)海.無線通信射頻功率放大器線性化技術(shù)研究[J].現(xiàn)代信息科技，2019，3（12）：53?55.

[6] SONG Z， LIU X， ZHAO X， et al. A low?power NB?IoT transceiver with digital?polar transmitter in 180?nm CMOS [J]. IEEE transactions on circuits and systems I： regular papers， 2017， 64（9）： 2569?2581.

[7] AHMAD W， XU L， TORMANEN M， et al. A fully integrated 26 dBm linearized RF power amplifier in 65nm CMOS technology [C]// 2015 IEEE International Symposium on Circuits and Systems （ISCAS）. Lisbon， Portugal： IEEE， 2015： 1306?1309.

[8] RAWAT A S， RAJENDRAN J， MARIAPPAN S， et al. A 919 MHz?923 MHz， 21 dBm CMOS power amplifier with bias modulation linearization technique achieving PAE of 29% for LoRa application [J]. IEEE access， 2022， 10： 79365?79378.

[9] LECOCQ T， KERHERVE E， PHAM J M. NB?IoT high linear doherty amplifier with active balun [C]// 2022 20th IEEE Interregional NEWCAS Conference （NEWCAS）. Quebec City， QC， Canada： IEEE， 2022： 89?93.

[10] 曾麗珍，李杰，尹怡輝，等.應(yīng)用于LTE的高效率高線性功率放大器[J].微電子學(xué)，2021，51（6）：822?827.

[11] 李聰，任志雄，萬美琳，等.一種2.45 GHz高線性度CMOS功率放大器設(shè)計(jì)[J].微電子學(xué)與計(jì)算機(jī)，2015，32（4）：65?69.

[12] 肖寧，朱祥飛，馮景，等.LTE MTC射頻發(fā)射機(jī)中CMOS功率放大器設(shè)計(jì)[J].電子器件，2020，43（3）：595?600.

[13] LIU X， YANG S， WANG J， et al. A high?order curvature compensated voltage reference based on lateral BJT [J]. AEU?international journal of electronics and communications， 2020， 124： 153325.

[14] REN Z， ZHANG K， LIU L， et al. A 2.45?GHz W?level output power CMOS power amplifier with adaptive bias and integrated diode linearizer [J]. Microelectronics journal， 2015， 46（5）： 327?332.

[15] YANG Y， HUANG L， LUO X， et al. High 1 dB gain compression and harmonic suppression octave bandwidth power amplifier [J]. IOP conference series： materials science and engineering， 2019， 569（3）： 032067.

[16] YU X， WEI M， SONG Y， et al. A PAPR?aware dual?mode subgigahertz CMOS power amplifier for short?range wireless communication [J]. IEEE transactions on circuits and systems II： express briefs， 2016， 63（1）： 44?48.

[17] MYDIN M， MARIAPPAN S， RAJENDRAN J， et al. A 960 MHz area efficient CMOS power amplifier with integrated active load APD for RFID application [C]// 2023 IEEE International Symposium on the Physical and Failure Analysis of Integrated Circuits （IPFA）. Pulau Pinang， Malaysia： IEEE， 2023： 1?4.

[18] YIN Y， CHI B， XIA Z， et al. A reconfigurable dual?mode CMOS power amplifier with integrated T/R switch for 0.1?1.5?GHz multistandard applications [J]. IEEE transactions on circuits and systems II： express briefs， 2014， 61（7）： 471?475.