傳輸距離對芯片供電影響的研究

摘 要：芯片工作所需的能量供應，是通過傳輸路徑送達其內(nèi)部的。在傳輸過程中，存在電壓壓降、效率損耗與電壓動態(tài)響應等情況，其在高功率大電流的芯片供電應用中尤為明顯。針對此情況，研究了傳輸距離對芯片供電的影響，并對研究結(jié)果進行了分析。報告了芯片供電的傳輸距離對功耗、電壓、電源設計所帶來的影響和困難等現(xiàn)狀；提出了通過縮短電源傳輸距離來實現(xiàn)優(yōu)化芯片供電質(zhì)量及提高電源有效使用率的設計方案的調(diào)查與仿真，通過對調(diào)查和仿真結(jié)果進行比照分析，驗證了所提策略的有效性與可行性。

關鍵詞：傳輸距離；電源分配網(wǎng)絡；傳輸損耗；電源仿真

中圖分類號：TM910 文獻標識碼：A 文章編號：2096-4706（2024）17-0009-05

0 引 言

芯片，即集成電路（Integrated Circuit， IC），是一種小型化電子器件或部件的方式，是電子產(chǎn)品中不可或缺的存在。芯片有多種，常見的有中央處理器（Central Processing Unit， CPU）、存儲（Memory）、圖形處理器（Graphics Processing Unit， GPU）等，以及在計算機領域常用的基板管理控制器（Baseboard Management Controller， BMC）、復雜可編程邏輯器件（Complex Programmable Logic Device， CPLD）等。芯片在云計算、通信、人工智能、工業(yè)互聯(lián)網(wǎng)及汽車與消費電子等各個領域廣泛應用[1]。

芯片是在電能驅(qū)動下實現(xiàn)運算或邏輯關系處理的，其工作離不開穩(wěn)定可靠的電源供應。芯片電源的特性包含有電壓穩(wěn)定性、電流的不確定性、電源干擾源以及電能總功率等。電源對芯片的重要性顯而易見，芯片正常工作的必要條件之一，就是其電源的高可靠性。隨著現(xiàn)代電子技術的快速發(fā)展，以及綠色能源體系的逐漸完善，芯片的供電技術也在其越來越受到重視的大環(huán)境下，在性能及效率等各個方面取得較快發(fā)展。

當前應用中，芯片一般是在印刷電路板[2]（Printed Circuit Board， PCB）上進行設計。芯片供電具體實現(xiàn)方式為電源轉(zhuǎn)換部分布局在距離芯片一定距離的外圍位置，電源轉(zhuǎn)出芯片所需電壓后，通過銅箔分別將電源輸出正負極與芯片的電源引腳和地引腳相連，電流通過電源正通過銅箔到達芯片電源引腳，其回路通過芯片地引腳經(jīng)銅箔返回至電源輸出負極。連接電源與芯片的銅箔的長度，即為芯片的供電傳輸距離。供電傳輸距離的長短是影響芯片供電質(zhì)量的一個重要因素，其直接影響著芯片的電壓穩(wěn)定性（電壓波動大小）、電源功耗[3]及可靠性等。本研究旨在針對服務器產(chǎn)品中現(xiàn)有的芯片供電設計方法以及在應對供電傳輸距離所帶來的影響的應對策略進行分析，提出一種對芯片供電傳輸距離進行優(yōu)化的策略，并通過理論分析與仿真結(jié)果對比，對所提策略進行驗證，以達成提高芯片供電質(zhì)量、降低系統(tǒng)電源功耗、提高系統(tǒng)電源穩(wěn)定性的目的。

1 傳輸距離的影響

當芯片供電的傳輸距離在長度上存在差異時，必定也會在電源各個方面產(chǎn)生不同的影響，在服務器產(chǎn)品的芯片電源設計中，較為常見的影響有以下幾點。

1.1 芯片供電電壓

眾所周知，導體是有電阻和電感特性的[4]，作為電流傳輸載體，其自身電阻與電感對電流傳輸產(chǎn)生阻滯與消耗效應。具體影響形式：電阻效應表現(xiàn)為在導體上產(chǎn)生與電阻和電流成正比的電壓降；電感效應表現(xiàn)為對不同變化頻率的動態(tài)電流，產(chǎn)生與不同效應電壓波動。

由于產(chǎn)品設計中，電路實現(xiàn)都是在PCB上進行設計的，PCB中的銅箔的電阻計算：

（1）

其中R為電阻（Ω）；ρ為銅箔電阻率（Ω·m）；L為銅箔長度（m）；S為銅箔截面積（m2）。

電壓降的計算：

（2）

從式（1）中可看出，銅箔電阻與供電傳輸距離成正比，故供電傳輸距離越長，則其電阻越大。繼而結(jié)合式（2），因芯片所需電流是由芯片本身決定，可知，電壓降的設計影響因素只有電阻，也就是說僅由供電傳輸距離這一設計因素決定。

PCB中銅箔的電感計算公式：

（3）

其中L為電感，l為走線長度，W為線寬。

由式（3）可得，W越大，l越小，則PCB走線分布電感越小。感量隨l大致呈比例變化，但W增加約10倍方才減少約50%的感量。

電流變化時，電感對電壓波動的影響為：

（4）

其中UL為電壓波動，di/dt為芯片負載變化時，電流的變化率，其單位為A/s（安培每秒）。

通過式（3）和式（4）知，供電距離的長度決定銅箔電感量，從而決定了芯片供電電壓的波動量。

據(jù)上分析，芯片的供電距離對芯片供電電壓方面有較直接的影響。

1.2 系統(tǒng)電能損耗

電流通達芯片之路徑，由于電阻與電感的存在，致使電壓產(chǎn)生壓降與波動。此壓降與波動除對電源穩(wěn)定性的影響，也影響著電能損耗[5]。電能損耗的關聯(lián)因子主要是電阻，其上產(chǎn)生的損耗功率：

（5）

電能損耗與電阻成正比關系，直觀的，即其與傳輸距離是正比關系。電源損耗是指傳輸中浪費掉的能量，以熱的形式浪費掉，芯片所能利用的電能與電源輸出的總電能之比稱之為電源使用效率。可知，芯片供電，以電源轉(zhuǎn)換效率高者為佳。隨著當前芯片計算量高速提升，其功率也成倍增加，而傳輸中的損耗與電流的平方成比例關系，導致?lián)p耗急劇上升，系統(tǒng)工作所需功率值也更加巨大。除了對電能帶來巨大浪費外，對系統(tǒng)的電源配置也是一個巨大的挑戰(zhàn)。

表1為某服務器產(chǎn)品中分別測量得到的芯片端和電源端所得電源轉(zhuǎn)換效率的數(shù)據(jù)及差值對比，其主要差異在于，芯片端的效率較電源端的效率多出了傳輸距離上的損耗。

由表1數(shù)據(jù)可直觀的看出，在負載逐漸增加的過程中，損耗的差值也在逐漸增加，且在300 A時達到了最高的5.34%，造成能源的極大浪費。

1.2.1 電源噪聲與干擾

電源噪聲[6]是電磁設計中必須考慮的因子，噪聲除了對電源本身的質(zhì)量產(chǎn)生極大的負面作用，還極易對其周邊的信號帶來致命的影響。傳輸路徑中因各種因子造成的電壓波動，是為電源噪聲的較主要的來源。供電距離與電壓波動成正比，則其電源噪聲也是同向關系，同樣的供電情況下，傳輸距離較長的設計方案，其產(chǎn)品所帶有的電源噪聲危害也會更大。

1.2.2 電源分配網(wǎng)絡

電源分配網(wǎng)絡[7]（Power Delivery Network， PDN）主要有三個作用，一是為負載提供干凈穩(wěn)定的供電環(huán)境；二是為高速信號提供低阻抗、低噪聲的工作條件；三是避免電磁干擾（Electromagnetic Interference， EMI）輻射。不同的電感與電阻特性導致電源在恒流傳輸中表現(xiàn)出電壓壓降及非恒流傳輸時表現(xiàn)出電壓波動問題，這對芯片的正常工作是有害的。

2 傳輸距離影響的常規(guī)應對策略及缺點

總結(jié)供電距離帶來的影響的幾點因素，歸根結(jié)底是其傳輸路徑上的寄生電阻、寄生電感等導體的固有特性，對電源的傳輸產(chǎn)生了設計預期之外的表現(xiàn)，使得設計質(zhì)量不達預期。針對第1部分內(nèi)容中所提出的幾點影響，業(yè)內(nèi)較為常規(guī)的應對策略有以下措施。

電壓壓降與波動的應對方案有兩種常用方法。第一是增加印刷電路板（Printed Circuit Board， PCB）上電源傳輸銅箔的寬度與厚度。其實質(zhì)就是通拓寬電源通流面積，從而起到減小路徑上的寄生電阻抗與寄生電感的目的。此舉是十分有效也是最常用的一種解決方案，但缺點也極為明顯，需要占用更多的設計空間，會影響到產(chǎn)品的設計可行性，同時也會增加設計成本。第二個實用方法，則為增置濾波電容器。電容器的特性，可以抵消電源路徑上寄生電感的影響，從而有效的抑制電源波動。電容器的放置需要額外的PCB面積，同時帶來物料的增加和成本上升。

傳輸電能損耗的影響是不可避免的，目前基本沒有較為有效的解決方法可以將芯片損耗有效的控制在一定范圍內(nèi)。傳輸路徑上的電能損耗，主要的影響因子是寄生電阻，降低導體電阻的方法，一是設計中使用低電阻率的材料，采用高導電[8]率的銅箔，其寄生電阻必然小，此舉可降低傳輸損耗。二是拓寬截面積，如增寬或者增厚銅箔，將寄生電阻的值降下來，從而降低損耗。然而這些做法均只能在一定程度上起到作用，無法解決傳輸距離的影響，與之而來的是成本較大上升，此種方式性價比不高。隨著芯片功耗越來越高，電流越來越大，而隨著芯片運算量的增加，傳輸損耗也同步呈現(xiàn)增加趨勢。

電源噪聲及其帶來的干擾，會嚴重影響PCB信號布局。當前采用多種方法避免電源噪聲，如選用調(diào)節(jié)能力更強的電源、選用抗干擾元件，等等，但因為實施難度較大，并非常規(guī)適用方法。硬件設計時，常規(guī)噪聲處理方法一是保持高隔離空間，二是地線處理與屏蔽。高隔離空間即在信號與電源平面間保持一定距離，使信號在電源噪聲的干擾能量空間之外，保障信號的質(zhì)量不受影響。地線處理是指在信號走線附近增加地孔，或者增加地走線并打孔的方式，將電源噪聲通過地隔離，并通過地將其導入大地，起到保護信號的目的；屏蔽則是將信號用大地包圍，使其完全獨立走線，從而規(guī)避電磁噪聲。以上三種方式，均可起到一定降噪場效果，但也意味著需要更多的避讓空間，需要更大的PCB面積來達成設計目標，對設計可行性帶來巨大挑戰(zhàn)。

當前針對PDN的優(yōu)化方案主要是根據(jù)芯片本身的特性制定符合其穩(wěn)定工作的PDN曲線，通過在芯片供電系統(tǒng)中使用不同頻率（高頻、中頻、低頻）和電容值的電容來起到優(yōu)化PDN的作用。通過對不同容值與不同工作頻率點的電容進行合理分配使用的方法，可將PDN控制在一定范圍。其主要缺點是需要數(shù)量較多的不同規(guī)格的電容器，帶來的問題，一是需要足夠的設計空間擺放電容，二是電容器的成本壓力較大。

3 芯片供電距離優(yōu)化策略及分析

3.1 優(yōu)化策略理論分析

針對前文所述理論及問題點，提出了一種針對芯片供電距離的優(yōu)化策略，通過該策略進行理論分析與電源仿真[9]，來闡明其可實現(xiàn)性。

結(jié)合所述長傳輸距離帶來的影響及其導致的不良結(jié)果，以及常規(guī)應對策略的被動性，提出可極大縮短芯片供電傳輸距離的一種設計策略，該策略基于當前芯片設計，通過將當前的水平方向供電模式，設計成為在芯片底部設計供電電源的豎直方向供電方式。為方便說明，定義芯片所在位置為PCB正面，與之對應的另一側(cè)稱之為PCB背面。實現(xiàn)方式為，首先，將設計在PCB正面的芯片所需電源布局移除，其傳輸路徑一并移除；繼而將電源改置于PCB背面，其位置大概與芯片相當，重點是將電源輸出點布局于芯片用電管腳所對應位置；最后，將電源輸出布于PCB背面，再通過銅箔與通孔將其與正面芯片的電源管腳通連?；诖瞬呗缘脑O計，需要將PCB背面到機箱的距離擴大至容許電源零件布局。

經(jīng)上，電源由芯片同側(cè)布局，水平傳輸至芯片的供電方式設計為在芯片背側(cè)布局而且沿豎直方向傳輸?shù)姆绞健?/p>

所提策略主要論點在于，物理上極大縮短了電源傳輸距離的長度。先是將電源水平方向傳輸距離縮短至接近于零，繼而確定豎直方向上電源的傳輸距離僅約為PCB的厚度，一般在1.6～3 mm以內(nèi)。

豎直方向供電的實際意義表現(xiàn)在，在物理布局上極為有效地解決了芯片供電傳輸距離上導體的寄生電阻與寄生電感的客觀存在與不可規(guī)避性，通過電源設計的優(yōu)化，理論上極大消除了傳輸過程中所產(chǎn)生的電壓電降、電壓波動、傳輸損耗、電源噪聲與PDN設計中的難點瓶頸。

3.2 仿真分析

在PCB中分別進行兩種布局，一為電源與芯片放置與PCB的正面?zhèn)龋娫摧敵鲭姼械叫酒木嚯x約為2 720 mil，之間通過寬度為1 313 mil的銅箔相連，以遠距離傳輸代稱；第二種為電源放置于芯片所處位置的PCB背面位置，電源在PCB背面通過銅箔與過孔與芯片電源管腳相連，以近距離傳輸代稱。兩種方案的差異約為2 720 mil的供電距離。

通過直流仿真（IR-Drop壓降與傳輸損耗），交流阻抗等效仿真（電感，Inductance）與PDN仿真的結(jié)果對比，分別從3個維度對兩種供電方式表現(xiàn)的差異化進行剖析，得出其優(yōu)勢與劣勢，以下分析仿真結(jié)果。

3.2.1 直流仿真

圖1和圖2為兩種策略的IR DROP仿真結(jié)果，圖中上部分信息為電源到芯片的供電信息，輸出電壓為0.8 V，仿真電流為20 A。

通過仿真結(jié)果可以直觀的看出，遠距離傳輸?shù)那闆r下，電源路徑壓降37.5 mV，地平面壓降4.2 mV，總壓降41.7 mV，總壓降占比到了標準輸出電壓（0.8 V）

的5.2%；損耗為738.4 mW，占到電源總輸出功率

（20 A×0.8 V=16 W）的4.615%。近距離傳輸時，電源路徑壓降降至7.0 mV，地平面壓降1.8 mV，總壓降降至8.8 mV，總壓降占比僅為標準輸出電壓（0.8 V）的1.1%；損耗降至127.5 mW，僅占電源總輸出功率（20 A×0.8 V=16 W）的0.797%?？梢?，所提策略有效改善了電源傳輸中電壓降和損耗的問題。

3.2.2 交流阻抗等效仿真

如圖3所示，為兩種策略的交流阻抗等效仿真對比，其中實線與虛線分別代表近距離傳輸和遠距離傳輸。由圖中曲線可知，直到0.3 GHz的頻率前，近距離傳輸路徑的電感約為0.44×10-9 nH，而遠傳輸距離路徑上的電感約為0.75×10-9 nH。在將電源使用近距離傳輸策略后，等效電感降低至原來的58.67%。優(yōu)化策略明顯改善了電感特性。

3.2.3 PDN仿真

圖4為所提策略與原方案的PDN仿真結(jié)果。其中實線與虛線分別為近距離傳輸和遠距離傳輸?shù)腜DN結(jié)果圖示。

在中低頻段，遠距離傳輸時阻抗約為0.003 3 Ω，近距離傳輸則可降低至約0.001 8 Ω，近距離傳輸與遠距離傳輸策略相比，PDN阻抗有明顯降低且降幅明顯[10]。

4 結(jié) 論

基于電源傳輸距離的特性分析，從電源壓降、電源波動、傳輸損耗、電源噪聲干擾與電源分配網(wǎng)絡幾個方面對電源傳輸進行分析，總結(jié)其缺點與局限性，再針對優(yōu)化方向及策略進行理論分析并仿真。結(jié)合理論分析與仿真結(jié)果來看，可得出所提針對電源傳輸距離的優(yōu)化策略及方向是積極可行的，具有較強的實際設計指導意義，有利于服務器及各行業(yè)芯片電源的設計及優(yōu)化方向選擇。

電源傳輸距離在服務器、物聯(lián)網(wǎng)及電動汽車等各領域都用廣泛應用，新型傳輸技術的研發(fā)將成為研究重點，未來對PCB電源傳輸?shù)难芯勘叵蚋咝?，更安全的方向前行?/p>

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DOI：10.1286d6f24ec6bcee2a222190da8c017d22d19924e1781e994f9c5b3771c7adfbb9850/j.cnki.2096-4706.2024.17.003

作者簡介：高思明（1984.11—），男，漢族，山東德州人，主任工程師，本科，研究方向：計算機直流電源。

收稿日期：2024-03-15

Research on the Impact of Transmission Distance on Chip Power Supply

GAO Siming

（Inspur Electronic Information Industry Co.， Ltd.， Ji'nan 250101， China）

Abstract： The energy supply required for the operation of a chip is delivered to its interior through a transmission path. In the transmission process， there are voltage drop， efficiency loss， and voltage dynamic response and other situations， especially in chip power supply application of high power and high current. In response to this situation， this paper studies the impact of transmission distance on chip power supply， and analyzes the research results. It reports the influence and difficulty of the transmission distance of chip power supply on power consumption， voltage and power supply design， and carries out the investigation and simulation of the design scheme of optimizing the quality of the chip power supply and improving the effective utilization rate of the power supply by shortening the transmission distance of the power supply. The effectiveness and feasibility of the proposed strategy are verified by comparing and analyzing the investigation and simulation results.

Keywords： transmission distance; power distribution network; transmission loss; power simulation