物聯(lián)網場景下基于半并行結構的極化碼譯碼器設計

摘 要：極化碼因能達到容量極限的特性和較低的編譯碼復雜度而引起了廣泛關注。針對資源受限情況下的物聯(lián)網（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ，ＩｏＴ）通信場景提出了一種改進的半并行極化碼譯碼器，采用４ ｂｉｔ 譯碼算法和預計算技術，降低了傳統(tǒng)半并行結構所帶來的時延，實現(xiàn)較低譯碼時延和較高硬件資源利用效率。實驗結果表明，對于（１ ０２４，５１２）的極化碼，該譯碼器相比傳統(tǒng)的半并行譯碼器和樹形結構的２ ｂｉｔ 譯碼器，時延分別降低了４８． ６４％ 和７５． １９％ ，處理單元的硬件資源利用率提高了６８． ４２％ 和１１９． ３５％ ，硬件資源得到了更高效利用，適用于硬件資源受限的ＩｏＴ 場景。

關鍵詞：極化碼譯碼；無線通信；物聯(lián)網應用；硬件結構

中圖分類號：ＴＮ９２９． ５ 文獻標志碼：Ａ 開放科學（資源服務）標識碼（ＯＳＩＤ）：

文章編號：１００３－３１１４（２０２４）０４－０６４７－０８

０ 引言

５Ｇ 移動通信技術的發(fā)展正在成為推動物聯(lián)網（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ，ＩｏＴ）應用增長的重要驅動力。５Ｇ 的高速、低延遲和大連接性為ＩｏＴ 設備提供了更廣闊的應用前景，也帶來了一系列挑戰(zhàn)。如何在５Ｇ網絡的ＩｏＴ 場景下實現(xiàn)更高的性能、更低的延時、更好的硬件效率，成為了當前亟待解決的問題［１］。

極化碼最初由Ａｒｉｋａｎ 等［２］提出，作為一種前向糾錯碼，它能夠達到二進制輸入離散無記憶信道的信道容量。在５Ｇ 的增強型移動寬帶場景中，極化碼作為控制信道的編碼方案得到了廣泛采用［３］，因具有較低的編譯碼復雜度，適用于５Ｇ ＩｏＴ 通信場景，尤其是硬件資源受限的情況。

連續(xù)取消（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ，ＳＣ）譯碼［２］是第一個被提出的極化碼譯碼算法，具有較低譯碼復雜度，但對于中長碼的糾錯性能較差，不滿足實際應用。為了提高譯碼性能，文獻［４］提出了連續(xù)消除列表（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ，ＳＣＬ）譯碼算法，該算法在譯碼過程維持Ｌ 個碼字候選，有效地提高了譯碼準確率，適用于需要高糾錯性能的通信場景。置信傳播（Ｂｅｌｉｅｆ Ｐｒｏｐａｇａｔｉｏｎ，ＢＰ）譯碼［５］基于概率圖模型譯碼，具有較低的延遲和高吞吐量的特點。然而其計算復雜度較高，在資源受限的ＩｏＴ 應用場景中不太適用。

在硬件實現(xiàn)方面，此前的許多研究［６－９］已經提出了各種極化碼譯碼器的設計結構，如線性結構、樹形結構、可擴展結構等。Ｌｅｒｏｕｘ 等［１０］提出了一種半并行結構，通過優(yōu)化處理單元的安排，有效降低了硬件資源的消耗。然而，半并行化的處理單元不足以同時處理大量譯碼信息，這類結構的譯碼時延較其他結構更高。一些優(yōu)化方法被提出來以降低譯碼時延。如文獻［１１－１４］提出多比特譯碼算法和結構用以降低譯碼時延；文獻［１５－１６］引入帶移位寄存器的部分和單元，提高運行頻率來減少時延；文獻［１７－１８］提出利用預計算和超前譯碼調度來提高吞吐量。

然而，由于以上優(yōu)化引入新的處理單元結構，增加了門數(shù)量，硬件資源消耗也隨之增大，在高塊長度下使用極化碼譯碼器時會增加處理復雜度。此外，最早基于ＳＣ 譯碼算法提出的半并行結構不完全適用于譯碼性能更好的ＳＣＬ 譯碼算法。因此，針對極化碼的ＳＣＬ 譯碼器設計，如何降低譯碼時延的同時也降低硬件資源消耗還有待深入研究。

鑒于以上問題和挑戰(zhàn)，本文基于半并行譯碼器結構，對ＳＣＬ 譯碼算法的譯碼器進行了設計，采用了４ ｂｉｔ 譯碼作為譯碼判決端的算法，設計了相應的度量值計算單元和調度策略。相較于傳統(tǒng)的半并行結構譯碼器［１０］、基于樹形結構的譯碼器［１２］和可擴展結構譯碼器［９］，具有更低的時延和更高的資源利用率。

１ 極化碼理論基礎

１． １ 極化碼編碼

一個碼長Ｎ ＝ ２ｎ，信息比特長度為Ｋ 的極化碼可以用（Ｎ，Ｋ，Ａｃ）來表示，其中Ａｃ 代表信息比特的位置集合。

經信道極化后，Ｎ 個信道中的Ｋ 個信道用來傳輸信息比特（ｕ０，ｕ１，…，ｕＫ－１），其余Ｎ－Ｋ 個信道用來傳輸凍結位，凍結位通常設置為０。

通過生成矩陣ＧＮ 與信息比特ｕＫ－１０ 相乘獲得編碼向量ＸＮ－１０ ＝（Ｘ０，Ｘ１，…，ＸＮ－１），即：

ＸＮ－１０ ＝ｕＫ－１０ ＧＮ， （１）

式中：生成矩陣ＧＮ 可以通過Ｆ 矩陣的ｎ 次ｋｒｏｎｅｃｋｅｒ 冪得到。Ｆ 矩陣表示為：

１． ２ ＳＣＬ 譯碼算法

ＳＣ 算法是極化碼最基本的譯碼算法，它利用極化碼的串行特性進行譯碼。ＳＣＬ 譯碼算法在ＳＣ 譯碼算法的基礎上進行改進，在介紹ＳＣＬ 譯碼算法之前，有必要對ＳＣ 譯碼算法的基本原理進行介紹。

在接收端，根據接收端得到的信息向量ｙＮ１ ，可以得到對應的對數(shù)似然比（Ｌｏｇ-Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ，ＬＬＲ）：

式中：Ｗ（ｉ） Ｎ （ｙＮ１ ，ｕ＾ｉ－１１ ）表示信息比特ｕ＾ｉ 為０ 或１ 的轉移概率。

通過接收端得到的ＬＬＲ 值，ＳＣ 算法譯碼獲得信息比特，譯碼過程如圖１ 所示。

圖中，ｇ 運算輸入譯碼比特的部分和，ｆ 函數(shù)和ｇ 函數(shù)分別執(zhí)行如下運算：

ｆ（Ｌａ，Ｌｂ）＝ ｓｉｇｎ（Ｌａ）ｓｉｇｎ（Ｌｂ）ｍｉｎ（ |Ｌａ |， |Ｌｂ |）， （４）

ｇ（ｓ＾，Ｌａ，Ｌｂ）＝ Ｌａ（－１） ｓ＾ ＋Ｌｂ。（５）

經過對ＬＬＲ 值的ｆ 運算或ｇ 運算，ＳＣ 算法在判決端判決譯碼出信息比特。對于Ｎ ＝ ２ｎ 的極化碼（Ｎ，Ｋ，Ａｃ），Ｌ０，ｉ 表示信息比特ｕｉ 對應的ＬＬＲ 值，信息比特的估值ｕ＾ｉ 根據以下判決函數(shù)得到：

ＳＣＬ 算法是ＳＣ 譯碼算法的改進算法。該算法前面的譯碼計算階段與ＳＣ 譯碼算法相同，不同的是，在判決端不直接判決出信息比特，而是保留信息比特的可能值“１”“０”，并據此分叉出兩條譯碼路徑。同樣的方法，在下一個信息比特的判決時，算法仍然保留兩個可能值并繼續(xù)分叉出不同的譯碼路徑，直到譯碼路徑的數(shù)量大于預設的閾值Ｌ。此時，ＳＣＬ 算法基于每條路徑的路徑度量值的大小在２Ｌ條路徑中篩選出最優(yōu)的Ｌ 條路徑，并在后續(xù)的譯碼過程中，將譯碼路徑動態(tài)地維持在一個大小為Ｌ 的譯碼路徑列表。路徑度量值為：

式中：Ｍ（l） ｉ 表示第l 條路徑在第ｉ 步的路徑度量值，ｕ＾ｊ［l］表示第l"條路徑在第ｊ 步的譯碼值，Ｌ（ｊ） Ｎ ［l］表示第l 條路徑在第ｊ 步的對數(shù)似然比。

１． ３ ４ ｂｉｔ 譯碼算法

ＳＣＬ 算法相較于ＳＣ 算法具有明顯的譯碼性能提升，但由于ＳＣＬ 譯碼器在判決過程中需要不斷地對路徑度量進行排序篩選，花費額外的周期來執(zhí)行排序和選擇功能避免長時間的關鍵路徑，這一步增加了譯碼的時延。

為了進一步優(yōu)化譯碼過程，本文針對ＳＣＬ 譯碼的譯碼判決階段，引入４ ｂｉｔ 譯碼算法，重構相關的計算過程。４ ｂｉｔ 譯碼算法重構了最后兩個階段的計算，在一個周期內同時計算出４ ｂｉｔ 的度量值，以降低時延。具體步驟如下。

令ｕ＾４（ｉ－１） １ ＝ｚ４（ｉ－１） １ ，將連續(xù)４ ｂｉｔ 值的（ａ１，ａ２，ａ３，ａ４）路徑度量值表示為：

以式（１０）來迭代更新路徑度量值。在第ｉ 個譯碼階段，通過譯碼得到４ 個ＬＬＲ 值ｓｊ（ｊ ＝ １，２，３，４）以及前４（ｉ－１）階段的路徑度量值，計算出第４ｉ 個度量值Ｍ（α１，α２，α３，α４，ｚ４（ｉ－１） １ ）。根據這一度量值更新原則，可以構造出所有階段的ＳＣＬ 譯碼算法，如算法１ 所示。

Ｌ 條路徑的ＳＣＬ 譯碼器由Ｌ 個ＳＣ 譯碼器組成。每個ＳＣ 譯碼器執(zhí)行常規(guī)的ＳＣ 譯碼算法。直到最后ｎ－２ 個階段，譯碼器輸出４ 個ＬＬＲ 值ｓｊ 到度量值計算單元，每個ＳＣ 譯碼器執(zhí)行式（８）計算新的路徑度量值。比較并篩選出所有更新后的路徑度量值最小的Ｌ 條路徑作為存活路徑。重復以上譯碼過程，直至譯碼結束，獲得最終的譯碼結果。

２ 基于半并行結構的極化碼譯碼器設計

譯碼器的計算主要由處理單元承擔。ＳＣＬ 譯碼順序譯碼，譯碼過程中后一位的譯碼需要依賴先前位的譯碼信息。在最初的譯碼階段，最多有Ｎ／２ 個處理單元參與運算；然而，在譯碼的后期階段，由于譯碼節(jié)點需要等待先前位的信息，使得部分處理單元處于空閑狀態(tài)，造成了運算資源的浪費。當碼長增加，硬件資源的資源利用率也隨之降低。

硬件資源的效率取決于處理單元的利用率，根據文獻［１０］，利用率α 表示為節(jié)點更新的總數(shù)與計算時間和計算資源復雜度的乘積之比：

α＝ 總節(jié)點更新數(shù)/計算時間×計算資源復雜度。（１２）

對于單個ＳＣ 譯碼器來說，其資源利用率為：

αｒｅｆ ＝ Ｎｌｂ Ｎ/ＮｌｂＮ（２Ｎ－２）≈ １/２Ｎ， （１３）

可知隨著碼長Ｎ 的增加，其資源利用率越來越低。

２． １ 半并行結構

為了減少運算資源的浪費，提高運算單元的資源利用率，在本文設計的半并行結構中，譯碼過程被分成了多個階段，每個階段依賴前一個階段的輸出。在任意的第ｌ 個譯碼階段，所需的處理單元數(shù)量是２（ｌ－１）。對于Ｐ≥２（ｌ－１）的階段，每個處理單元可以獨立地并行執(zhí)行運算，不需要額外的批次處理，保證了運算的連續(xù)性；當Ｐ＜２（ｌ－１）時，譯碼器不能同時處理所有的運算需求，運算任務需要被分批處理。在這種情況下，每個處理單元將處理一部分數(shù)據，然后進行下一輪運算。這種方法雖然增加了譯碼的周期數(shù)，但仍然比串行處理要快得多，并且能夠最大化地利用有限的處理單元資源。

對譯碼器的結構進行設計，整體結構如圖２所示。圖中，信道存儲模塊用于保存從信道接收到的ＬＬＲ 值，隨機存儲器（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＲＡＭ）緩存模塊用于緩存信道ＬＬＲ 值以及譯碼器生成的中間值。ＳＣＬ 譯碼器負責譯碼生成中間值，并通過度量值排序來動態(tài)維持Ｌ 組譯碼路徑，在所有比特都完成譯碼后篩選出最終的譯碼結果。

ＳＣＬ 譯碼器由Ｌ 個ＳＣ 譯碼器組成，單個ＳＣ 譯碼器如圖３ 所示。早期的譯碼階段由Ｐ 個處理單元進行中間值譯碼計算，在最后階段經過后處理單元產生多條譯碼結果以及路徑度量值用于后續(xù)的排序篩選。

簡述譯碼器的運行機制：首先，譯碼器接收信道ＬＬＲ 值，并將其加載到信道ＲＡＭ 中。然后，譯碼器根據不同的譯碼階段，將ＬＬＲ 值分別載入不同的ＳＣ 譯碼器中進行譯碼。在譯碼的早期階段，中間值處理模塊中的處理單元接收中間ＬＬＲ 值和部分和，輸出最小值、加和以及差值等ＬＬＲ 中間值。在最后一級，中間ＬＬＲ 值載入后處理模塊計算出路徑度量值，再根據凍結位信息排除不合格的譯碼路徑。后處理模塊采用４ ｂｉｔ 譯碼，每個ＳＣ 譯碼器產生１６ 條路徑。度量值排序模塊接收到Ｌ 個ＳＣ 譯碼器產生的１６Ｌ 個譯碼路徑，篩選出Ｌ 條譯碼路徑再進行后續(xù)的譯碼，直至所有比特都譯碼完成。最后，根據譯碼結果選出路徑度量值最小的路徑為最終的譯碼輸出。

２． ２ 處理單元

在譯碼的早期階段，數(shù)據選擇器將接收到的ＬＬＲ 值加載到中間值處理模塊中，處理單元進行ＳＣ譯碼。每個處理單元由ｆ 節(jié)點和ｇ 節(jié)點兩部分組成，這些節(jié)點用于執(zhí)行ｆ 函數(shù)和ｇ 函數(shù)的運算，其結構如圖４ 所示。圖中，控制信號（Ｃｔｒｌ）根據當前節(jié)點所在位置控制處理單元輸出ｆ 函數(shù)或ｇ 函數(shù)的結果。

２． ３ 后處理單元

半并行結構減少了處理單元的數(shù)量，使譯碼的早期階段處理單元數(shù)量少于所需的最大處理單元數(shù)量。這意味著無法在一個時鐘周期內同時對所有運算值進行處理，需要分多個周期進行運算，這增加了譯碼的時延。

為了彌補這一缺陷，本文引入４ ｂｉｔ 譯碼設計，針對譯碼判決階段進行優(yōu)化。在最后一級進行比特判決時，后處理單元根據不同的譯碼結果組合得到不同的路徑度量值，根據算法１，同時對４ 個比特值進行譯碼。

度量值的計算是選擇可靠性譯碼路徑的關鍵。極化碼的ＳＣＬ 譯碼算法產生多條譯碼路徑，根據度量值篩選出可靠性更高的路徑再進行后續(xù)的譯碼。在這個譯碼階段，４ 個比特值有１６ 種組合，譯碼器先擴展出１６ 條譯碼路徑，并根據式（１０）計算出每條路徑的路徑度量值。

度量值的計算主要由度量值計算單元（ＭｅｔｒｉｃＣｏｍｐｕｔａｔｉｏｎ Ｕｎｉｔ，ＭＣＵ）和置數(shù)單元（ＩｎｆｉｎｉｔｙＦｏｒｃｉｎｇＵｎｉｔ，ＩＦＵ）完成。

ＭＣＵ 的作用是計算當前４ 個比特值不同組合的路徑度量值。ＩＦＵ 則用于排除不屬于碼字空間的碼字。因為譯碼結果不僅依賴于相應的路徑度量值，還取決于它們是否屬于凍結位。例如，如果ｕ４ｉ是凍結位，則將Ｍ （１０００）、Ｍ （１００１）、Ｍ （１０１０）、Ｍ（１０１１）、Ｍ（１１００）、Ｍ（１１０１）、Ｍ（１１１０）、Ｍ（１１１１）的值都置為Ｉｎｆ，以便在后續(xù)的排序篩選過程中排除這些非碼字空間的組合。

后處理單元結構如圖５ 所示，其中Ｃｔｒｌ１、Ｃｔｒｌ２、Ｃｔｒｌ３、Ｃｔｒｌ４ 是控制信號，用于指示當前譯碼比特是否為凍結位。

２． ４ 排序單元

Ｌ 個ＳＣ 譯碼器經過４ ｂｉｔ 譯碼判決后得到１６Ｌ 條譯碼路徑，排序單元根據路徑度量值篩選出最可靠的Ｌ 條路徑。

排序單元采用雙調排序算法，這是一種并行排序算法。其核心思想是將輸入序列分成兩半，在每個半部內部進行比較和交換，以確保每個半部分都滿足特定的單調性規(guī)則：序列元素在某個點之前遞增，在該點之后遞減。雙調排序算法適用于并行處理環(huán)境，能有效地利用并行計算資源。

３ 性能和實現(xiàn)結果

３． １ 量化位寬

在加性高斯白噪聲信道上對（Ｎ，Ｋ）＝ （１０２４，５１２）的極化碼進行了仿真實現(xiàn)。本文采用ＱＬＬＲ ＝６ 和ＱＰＭ ＝８ 的量化方案，即ＬＬＲ 值的量化位寬為６ ｂｉｔ，包含四位整數(shù)部分，一位小數(shù)部分和一位符號位；路徑度量值的量化位寬為８ ｂｉｔ。對量化方案進行仿真并和浮點精度的方案進行對比，譯碼性能以誤幀率和誤比特率表示，如圖６ 所示。可知（ＱＬＬＲ，ＱＰＭ）＝ （６，８）的量化方案對于譯碼性能幾乎沒有損失。

３． ２ 譯碼性能

為了進一步研究譯碼器的糾錯性能，對比ＳＣ譯碼、傳統(tǒng)ＳＣＬ 譯碼和本文提出的４ ｂｉｔ 的ＳＣＬ 譯碼的譯碼性能，實驗結果如圖７ 所示。由于本文設計的算法和結構只是重構了處理單元結構，沒有改變ＬＬＲ 和路徑度量值的計算精度，與傳統(tǒng)的ＳＣＬ 算法相比沒有性能損失。同時可知Ｌ ＝ ２ 和Ｌ ＝ ４ 的ＳＣＬ譯碼算法在誤幀率為１０－３ 時，相較于ＳＣ 算法有０． ５ ｄＢ 和０． ７５ ｄＢ 的增益。

３． ３ 時延性能

圖７ 展示了本文設計的譯碼器的時延性能。其中，文獻［９］采用可擴展結構，文獻［１０］采用傳統(tǒng)的半并行結構，文獻［１２］采用２ ｂｉｔ 譯碼的樹狀結構。由結果可知，本文設計的譯碼器具有更低的時延。對于長度Ｎ＝１ ０２４ 的極化碼，本文設計的譯碼器的延遲比文獻［１０，１２］降低了４８． ６４％ 和７５． １９％ 。

３． ４ 硬件實現(xiàn)

資源利用率體現(xiàn)了硬件資源的利用效率。資源利用率α 定義為節(jié)點更新總數(shù)與計算時間和計算資源復雜度的乘積之比［１０］，如式（１４）所示。以單個ＳＣ譯碼器為單位，計算得到本文設計的譯碼器資源利用率為：

仿真計算出不同譯碼器的資源利用率，如圖９所示，可以看出，本文設計的譯碼器明顯提高了資源利用率。相比于文獻［１０］中的半并行譯碼器，本文設計的譯碼器利用率提高了６８． ４２％ ，而相比于文獻［９］的可擴展譯碼器，提高了１１９． ３５％ 。此外，文獻［１２］設計的２ ｂｉｔ 譯碼器在碼長增加時利用率下降，因為其采用了樹狀結構，需要更多的處理單元進行計算。

４ 結束語

本文對資源受限的ＩｏＴ 場景下的極化碼ＳＣＬ 譯碼器進行了設計，改進半并行譯碼器的結構，優(yōu)化處理單元的調度，引入４ ｂｉｔ 譯碼作為判決端的譯碼。結果表明，該譯碼器相較于傳統(tǒng)的半并行結構和樹形結構具有更低的延時，且實現(xiàn)了更高的資源利用率，適用于具有較高糾錯性能、低時延及低資源消耗要求的ＩｏＴ 通信場景。

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［１２］ＹＵＡＮ Ｂ，ＰＡＲＨＩ Ｋ Ｋ． Ｌｏｗｌａｔｅｎｃｙ ＳｕｃｃｅｓｓｉｖｅｃａｎｃｅｌｌａｔｉｏｎＰｏｌａｒ Ｄｅｃｏｄｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｕｓｉｎｇ ２ｂｉｔ Ｄｅｃｏｄｉｎｇ ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｉ：Ｒｅｇｕｌａｒ Ｐａｐｅｒｓ，２０１３，６１（４）：１２４１－１２５４．

［１３］ＹＵＡＮ Ｂ，ＰＡＲＨＩ Ｋ Ｋ． ＬＬＲｂａｓｅｄ ＳｕｃｃｅｓｓｉｖｅｃａｎｃｅｌｌａｔｉｏｎＬｉｓｔ Ｄｅｃｏｄｅｒ ｆｏｒ Ｐｏｌａｒ Ｃｏｄｅｓ ｗｉｔｈ Ｍｕｌｔｉｂｉｔ Ｄｅｃｉｓｉｏｎ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ：ＥｘｐｒｅｓｓＢｒｉｅｆｓ，２０１６，６４（１）：２１－２５．

［１４］ＨＵ Ｈ Ｊ，ＬＩＵ Ｒ Ｋ，ＦＥＮＧ Ｂ Ｐ． Ｆｌｅｘｉｂｌｅ ａｎｄ ＳｉｍｐｌｉｆｉｅｄＭｕｌｔｉｂｉｔ Ｓｕｃｃｅｓｓｉｖｅｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ Ｄｅｃｏｄｉｎｇ ｆｏｒ ＰｏｌａｒＣｏｄｅｓ［Ｃ］∥２０１９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ ＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍｓ（ＳｉＰＳ）． Ｎａｎｊｉｎｇ：ＩＥＥＥ，２０１９：２３０－２３５．

［１５］ＺＨＡＮＧ Ｃ，ＹＵＡＮ Ｂ，ＰＡＲＨＩ Ｋ Ｋ． Ｒｅｄｕｃｅｄｌａｔｅｎｃｙ ＳＣ ＰｏｌａｒＤｅｃｏｄｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅｓ［Ｃ］∥２０１２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＩＣＣ）．Ｏｔｔａｗａ：ＩＥＥＥ，２０１２：３４７１－３４７５．

［１６］ ＦＡＮ Ｙ Ｚ，ＴＳＵＩ Ｃ Ｙ． Ａｎ Ｅｆｆｉｃｉｅｎｔ Ｐａｒｔｉａｌｓｕｍ ＮｅｔｗｏｒｋＡｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｓｅｍｉｐａｒａｌｌｅｌ Ｐｏｌａｒ Ｃｏｄｅｓ Ｄｅｃｏｄｅｒ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ［Ｊ］． ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，２０１４，６２（１２）：３１６５－３１７９．

［１７］ＢＥＲＨＡＵＬＴ Ｇ，ＬＥＲＯＵＸ Ｃ，ＪＥＧＯ Ｃ，ｅｔ ａｌ． Ｐａｒｔｉａｌ ＳｕｍｓＣｏｍｐｕｔａｔｉｏｎ ｉｎ Ｐｏｌａｒ Ｃｏｄｅｓ Ｄｅｃｏｄｉｎｇ ［Ｃ］∥２０１５ ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ（ＩＳＣＡＳ）． Ｌｉｓｂｏｎ：ＩＥＥＥ，２０１５：８２６－８２９．

［１８］ＨＡＳＳＡＮ Ｈ Ｇ Ｈ，ＨＵＳＳＩＥＮ Ａ Ｍ Ａ，ＦＡＨＭＹ Ｈ Ａ Ｈ．Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｒａｄｉｘ４ Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｄｅｃｏｄｅｒ ｗｉｔｈＰａｒｔｉａｌ Ｓｕｍ Ｌｏｏｋａｈｅａｄ［Ｊ］． ＡＥＵＩｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆＥｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，２０１８，９６：２６７－２７２．

作者簡介：

郭 晶 男，（１９９８—），碩士研究生。主要研究方向：極化碼算法、極化碼的硬件實現(xiàn)等。

李聰端 男，（１９８６—），博士，副教授，博士生導師。主要研究方向：信息論與編碼、無線通信、機器學習和人工智能等。

基金項目：國家自然科學基金（６２２７１５１４）