一種緊湊的射頻CMOS放大器LC輸出匹配電路

趙曉冬

(中國西南電子技術(shù)研究所,成都 610036)

0 引 言

匹配電路是射頻放大器不可或缺的核心部件,其中輸出匹配電路實現(xiàn)晶體管和負載的阻抗匹配,使晶體管輸出的信號得以高效地傳輸?shù)截撦d,完成放大器的放大功能?；贚C元件的匹配網(wǎng)絡(luò)由于其緊湊的尺寸而得到了廣泛的應(yīng)用[1-2],但單LC諧振網(wǎng)絡(luò)這種L形匹配電路只能在單一頻點進行阻抗匹配,并不能滿足寬帶衛(wèi)星通信等高速無線通信對射頻放大器帶寬的要求。

為了獲得更大的匹配帶寬,并保持較小的芯片面積占用,可以使用高階LC諧振網(wǎng)絡(luò)。Ismail等人[3]提出了一種基于LC階梯諧振網(wǎng)絡(luò)的低噪聲放大器輸入匹配方法,將源簡并共源放大器輸入阻抗中的等效串聯(lián)電感電容與放大器輸入端的并聯(lián)LC組成LC階梯諧振網(wǎng)絡(luò),放大器在3～10 GHz范圍內(nèi)S11<-10 dB,增益達21 dB,功耗30 mW,匹配帶寬相較單LC諧振網(wǎng)絡(luò)得到了極大提升。為了在更高的頻率實現(xiàn)寬帶匹配, Chen等人[4]提出了一種雙LC諧振網(wǎng)絡(luò)的低噪聲放大器輸入匹配方式,在放大器輸入端串聯(lián)電感,使其和晶體管輸入電容CBE構(gòu)成LC諧振單元,進而與放大器輸入端的并聯(lián)LC網(wǎng)絡(luò)構(gòu)成雙LC諧振器,放大器工作頻率16～43 GHz, 實現(xiàn)了90%的3 dB增益寬帶,最大增益10.5 dB,功耗24 mW。Chen等人[5]在Ka頻段使用三繞組變壓器構(gòu)成雙LC諧振網(wǎng)絡(luò)用于輸入匹配,放大器在24～40 GHz滿足S11<-10 dB,增益大于20 dB,功耗80 mW。Zhou等人[6]通過在功率放大器輸出變壓器的兩端添加并聯(lián)電容,使整個輸出匹配網(wǎng)絡(luò)等效為一個雙LC諧振網(wǎng)絡(luò),增加了輸出匹配帶寬,在24～50 GHz實現(xiàn)了70.3%的增益(S21)小信號3 dB帶寬。從已有報道可以看出,在K頻段及以上頻率,為了構(gòu)成高階LC諧振網(wǎng)絡(luò)以拓展匹配帶寬,需要在放大器輸入端串聯(lián)較大的電感[4],或需要使用變壓器[5-8],這導(dǎo)致占用較大的芯片面積。另外,變壓器在源阻抗/負載阻抗變換比較大的情況下很難兼顧駐波[7]、帶寬和插損等性能指標。

本文提出一種緊湊的LC輸出匹配電路,利用放大器輸出端漏極偏置電感和輸出端隔直電容形成LC諧振網(wǎng)絡(luò),將其與放大器輸出端的并聯(lián)LC電路組成高階LC諧振網(wǎng)絡(luò)。通過調(diào)諧兩個LC單元的諧振頻率以擴展匹配帶寬,可在占用很小芯片面積的條件下實現(xiàn)較傳統(tǒng)L型匹配電路更寬頻率范圍的阻抗匹配。通過分析輸入阻抗,推導(dǎo)出了該LC匹配電路元件值的計算式,并提出了設(shè)計準則和步驟。為了證明其性能,采用65 nm互補金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor,CMOS)工藝,設(shè)計并加工了一款K頻段放大器,其輸出匹配電路尺寸(不含偏置電感)僅98 μm×150 μm,比同頻段已報道的射頻硅基輸出匹配電路占用面積小,阻抗匹配帶寬比L型匹配電路增加166%。該LC匹配電路充分利用偏置電感和隔直電容元件,具有緊湊及設(shè)計靈活度高的特點。

1 LC輸出匹配網(wǎng)絡(luò)

(1)

(2)

當ω=ωc1時有

(3)

對于Zin,有

(4)

(5)

(6)

根據(jù)式(5)和式(6),可以準確地計算出該LC匹配網(wǎng)絡(luò)端接RL負載時,在ω=ωc1頻點即該LC網(wǎng)絡(luò)的諧振頻點處的輸入阻抗。通過選取適當?shù)腖C元件值,可以使Zin和放大器的輸出阻抗Zout構(gòu)成共軛關(guān)系,實現(xiàn)放大器的輸出阻抗匹配。特別地,當ωc1=ωc2時,式(5)變?yōu)?/p>

(7)

式(7)是式(5)的一種特定情況。從式(7)可以直觀地分析LC各元件值對LC匹配電路輸入阻抗的影響：Lp1、Cs和負載RL決定了Zin的實部,Cs、Lp2和Cp決定了Zin的虛部;Lp1和Zin的實部成正比例關(guān)系;中心工作頻率ωc1確定后,增大Cs可以降低輸入阻抗Zin。

由于對于射頻信號來說,放大器的漏極偏置電感連接VDD電壓源的一端相當于射頻接地,所以可以利用漏極偏置電感作為LC匹配電路中的Lp1,利用輸出端隔直電容作為Cs,這樣僅需要在放大器輸出端設(shè)置一并聯(lián)LC結(jié)構(gòu)就可以實現(xiàn)輸出匹配,如圖2所示。經(jīng)典的雙LC諧振網(wǎng)絡(luò)[4],除匹配電路本身的電感外,還需要額外的偏置電感,因此本方法相比雙LC諧振網(wǎng)絡(luò)[4]減少了電感的使用數(shù)量,可縮小整體電路的芯片占用面積。

圖2 采用LC輸出匹配電路的K頻段CMOS放大器原理Fig.2 Schematic diagram of the K-band CMOS amplifier with LC output matching circuit

根據(jù)上述分析,采用圖2所示LC網(wǎng)絡(luò)對放大器進行輸出匹配的設(shè)計步驟總結(jié)如下：

步驟4 根據(jù)Lp1、Cs、Lp2和Cp的值繪制實際電路版圖,并進行電磁場仿真提取,根據(jù)整體電路后仿真結(jié)果調(diào)諧上述LC匹配網(wǎng)絡(luò)的元件值,以使仿真結(jié)果符合設(shè)計指標。

2 K頻段CMOS放大器設(shè)計驗證

根據(jù)上節(jié)的設(shè)計方法,采用65 nm CMOS工藝設(shè)計一款K頻段放大器來進行驗證。放大器設(shè)計指標：中心工作頻率19 GHz,增益18 dB,阻抗匹配帶寬17～21 GHz,S11及S22<-10 dB。為了達到18 dB的增益,放大器采用兩級放大結(jié)構(gòu),第一級使用共源放大管,第二級使用共源共柵管以提高反向隔離度,從而可以降低前級匹配(包括輸入和級間匹配)和輸出匹配設(shè)計的相互影響。

放大器原理圖如圖2所示,其中,L1和L2為共源放大管Q1的輸入匹配變壓器,K是耦合系數(shù),C1是輸入端匹配電容,C2和C3分別為輸入和級間隔直電容,R1和R2分別為Q1和Q2的柵極偏置電阻,連接外部偏置電壓Vgs1和Vgs2;L3為Q1的漏極偏置電感,L4為級間匹配電感,Ls1及Ls2分別是Q1和Q2的源簡并(source degeneration)電感,Cde1、Cde2和Cde3是旁路電容。根據(jù)源簡并共源放大器的設(shè)計方法[1]以及射頻放大器級間匹配理論,可以求解并優(yōu)化出上述各元件的值,如表1所示。然后根據(jù)這些元件值,在電路仿真軟件中計算出整個放大器(不含輸出匹配網(wǎng)絡(luò))的輸出阻抗,即圖2中由X點看向晶體管Q3漏極的阻抗Zout=37.7-j148 Ω。

表1 K頻段放大器元件取值Tab.1 K-band amplifier component values

圖3 K頻段放大器及其LC匹配網(wǎng)絡(luò)阻抗仿真結(jié)果Fig.3 Impedance simulation results of K-band amplifier and its LC matching network

根據(jù)設(shè)計結(jié)果,使用65 nm CMOS工藝加工了該K頻段放大器,放大器實物照片如圖5(a)所示,其輸出匹配電路(不含偏置電感)尺寸僅98 μm×150 μm。與同頻段已報道的射頻硅基輸出匹配電路對比如表2所示,可以看出,本輸出匹配電路在占用相近芯片面積條件下,可實現(xiàn)比單LC輸出匹配網(wǎng)絡(luò)[9]更寬的帶寬;對比雙LC和變壓器電路,占用面積更小。使用Summit12000在片測量系統(tǒng)對該放大器進行了測量,測試原理框圖如圖5(b)所示。待測放大器芯片由導(dǎo)電銀漿焊接在供電PCB上,放大器第一級和第二級漏極偏置Vdd焊盤、柵極饋電焊盤和接地焊盤通過金絲鍵合到供電PCB對應(yīng)的線路上,由外部高精度直流電源供電。PCB背面為接地平面,將其吸附到在片測量系統(tǒng)的金屬卡盤上,使待測放大器、卡盤和直流電源共地。首先使用阻抗標準校準片對電纜和射頻探針進行在片校準,將矢量網(wǎng)絡(luò)分析儀N5244A的測量端面校準到探針尖端,然后對放大器進行在片測量,記錄設(shè)定偏置條件下的DC電流和小信號S參數(shù)。

表2 匹配電路性能對比Tab.2 Performance comparison among matching circuits

圖5 K頻段放大器照片及測量原理Fig.5 Photograph and measurement schematic of the K-band amplifier

實測結(jié)果表明,放大器在室溫(25℃)、1.2 V漏極電壓偏置條件下DC功耗18 mW,與仿真值16.3 mW相近。測量的S參數(shù)結(jié)果如圖4(a)所示,實測最大增益19.5 dB(19.5 GHz),S213 dB分數(shù)帶寬30.4%(15.9～21.6 GHz);工作頻段內(nèi)S21及S22實測曲線與仿真曲線基本吻合,僅S11實測值和仿真值有一定偏差,產(chǎn)生差異的原因應(yīng)在于輸入變壓器電磁場仿真提取所引入的仿真誤差。從圖4(b)中可以看出,仿真所得S22相位和實測結(jié)果基本相符;實測在21 GHz和17.35 GHz附近,放大器的S22相位發(fā)生了翻轉(zhuǎn),說明LC輸出匹配電路具有兩個諧振頻點,該結(jié)果與圖4(a)中S22曲線的兩波谷互為印證。其中,諧振頻點f1≈21 GHz主要由Lp2和Cp確定;低頻諧振頻點f2由整個LC輸出匹配電路共同作用產(chǎn)生,它的存在有效擴展了輸出匹配帶寬。實測結(jié)果驗證了所提出的LC輸出匹配電路設(shè)計方法的正確性,以及使用該LC匹配電路可實現(xiàn)緊湊的寬帶輸出匹配。由于需要利用晶體管的輸出偏置電感作為匹配電路的一部分,所以該設(shè)計方法僅適用于放大器的輸出匹配。后續(xù)工作將拓展目前匹配電路的適用范圍,使其可應(yīng)用于放大器輸入匹配,在保持緊湊電路面積的前提下提升輸入匹配帶寬。

3 結(jié) 論

本文提出了一種緊湊的LC輸出匹配電路設(shè)計方法,通過利用放大器輸出端漏極偏置電感及輸出隔直電容與放大器輸出端的并聯(lián)LC構(gòu)成高階LC輸出匹配電路,在有效減小匹配電路芯片占用面積的同時實現(xiàn)寬帶匹配。根據(jù)推導(dǎo)出的LC輸出匹配電路元件值計算式,利用65 nm CMOS工藝設(shè)計并加工了一款K頻段放大器,其輸出匹配電路(不含偏置電感)尺寸僅98 μm×150 μm,小于已報道的雙LC諧振網(wǎng)絡(luò)[4]及變壓器[5-8]匹配電路的面積。仿真結(jié)果表明,該放大器在16.5～22.1 GHz頻率范圍內(nèi)S22<-10 dB,阻抗匹配帶寬29%,相較傳統(tǒng)L型匹配電路增加166%。放大器實測功耗18 mW,實測最大增益19.5 dB(19.5 GHz),S213 dB分數(shù)帶寬30.4%(15.9～21.6 GHz)。實測S參數(shù)與仿真結(jié)果基本相符。該LC輸出匹配電路可應(yīng)用于對芯片面積敏感的無線收/發(fā)芯片設(shè)計中。