一種可級聯(lián)的多通道實(shí)時陣列信號處理系統(tǒng)設(shè)計(jì)

馮 武，羅 欣，孫衛(wèi)杰

（中國電子科技集團(tuán)公司第二十七研究所，河南鄭州 450015）

0 引 言

近幾年，DBF（Digital Beam Forming）體制的雷達(dá)[1-3]已經(jīng)廣泛應(yīng)用于各個領(lǐng)域，同時多波束覆蓋的優(yōu)勢使其發(fā)展前景良好。但是傳統(tǒng)的DBF 體制雷達(dá)的架構(gòu)都比較復(fù)雜，為了處理大批量回波信號，通常采用單獨(dú)的機(jī)箱完成ADC（Analog-to-Digital Converter）采樣、數(shù)字波束形成和信號處理等功能。這種架構(gòu)雖然具有類似平臺快速移植的優(yōu)勢，但是不適用于差別較大的平臺，特別是要求集成度比較高的應(yīng)用環(huán)境，而且其對應(yīng)的成本比較高，調(diào)試難度也較大。

文獻(xiàn)[4]自主研發(fā)的軟件化雷達(dá)信號處理軟件“RadarLab 2.0”，采用圖形化界面將不同的雷達(dá)數(shù)字信號處理（Digital Signal Processor, DSP）算法和FPGA（Field Programmable Gate Array）程序進(jìn)行模塊化處理，并最終適配到各類標(biāo)準(zhǔn)的6U 的VPX 板卡以及VPX 機(jī)箱，實(shí)現(xiàn)了“軟件化雷達(dá)信號處理”[5-6]思想。文獻(xiàn)[7]自主研發(fā)的“數(shù)字單元”作為二維DBF 雷達(dá)的核心處理單元，以標(biāo)準(zhǔn)的6U 的VPX 板卡以及VPX 機(jī)箱[8]，實(shí)現(xiàn)了48 路中頻信號ADC 采樣、16 個DBF 波束形成、脈沖壓縮、動目標(biāo)檢測（Moving Targets Detection, MTD）等處理。中國電子科技集團(tuán)公司第二十七研究所研制的反蜂群雷達(dá)[9-11]，采用的是5 個插槽的6U 的VPX 機(jī)箱進(jìn)行48 路數(shù)字波束形成[12-13]和相應(yīng)的信號處理，模擬前端和后端數(shù)字處理機(jī)箱，采用光纖[14]進(jìn)行數(shù)據(jù)交互。

隨著雷達(dá)集成度的要求越來越高，傳統(tǒng)的分體式架構(gòu)（天線/收發(fā)組件（Transmitter and Receiver, TR）/接收機(jī)作為雷達(dá)前端，VPX 信號處理機(jī)箱[5]作為雷達(dá)后端）已經(jīng)很難滿足功能要求。因此，急需提出一種高度融合的設(shè)計(jì)方法。

針對集成度要求比較高的DBF 雷達(dá)需求，本文提出一種24 路陣列信號處理板，可以集中處理24 路中頻信號采集、下變頻、高速互傳、數(shù)字波束形成、波束控制、信號處理以及高速存儲，并可通過級聯(lián)該陣列信號處理板實(shí)現(xiàn)更大規(guī)模的DBF 雷達(dá)系統(tǒng)設(shè)計(jì)。

1 陣列信號處理板設(shè)計(jì)

陣列信號處理板由1 片F(xiàn)PGA、6 片DSP、6 片AD 以及以太網(wǎng)交換機(jī)等芯片組成，如圖1 所示。

圖1 陣列信號處理板的組成框圖

由圖1 可以看出，6 片AD 芯片對24 路雷達(dá)中頻信號進(jìn)行AD 同步采樣，然后同步傳輸?shù)紽PGA 芯片進(jìn)行DDC 下變頻處理以及多路數(shù)字波束形成，形成后的波束數(shù)據(jù)通過6 路串行高速總線（Serial RapidIO, SRIO）接口分別傳輸?shù)? 片DSP 芯片進(jìn)行脈沖壓縮、動目標(biāo)檢測以及恒虛警等處理。最后，陣列信號處理板檢測出的目標(biāo)信息以及上位機(jī)下發(fā)的波形模式、頻率號、波位號、檢測門限等參數(shù)都是通過板載的以太網(wǎng)交換機(jī)進(jìn)行交互。

此外，陣列信號處理板上的FPGA 通過XMC 接口的GTH（Gigabit Transceiver）總線可以與存儲子卡的主控zynq 芯片進(jìn)行互聯(lián)，實(shí)現(xiàn)所需的各類數(shù)據(jù)以文件系統(tǒng)進(jìn)行高速存儲，并可以通過千兆網(wǎng)口進(jìn)行數(shù)據(jù)回讀。

該陣列信號處理板之間采用分立式高速線纜連接相應(yīng)的GTH 接口，使用穩(wěn)相電纜實(shí)現(xiàn)時鐘和回波信號互聯(lián)，采用同步I/O 接口實(shí)現(xiàn)系統(tǒng)的同步設(shè)計(jì)；考慮到系統(tǒng)的接收通道之間和發(fā)射通道之間的相位差，還需要進(jìn)行系統(tǒng)校準(zhǔn)設(shè)計(jì)，其中6 片AD 芯片完成接收校準(zhǔn)的24 路信號同步采集，單路1 路AD 芯片完成發(fā)射校準(zhǔn)的分時信號采集。

1.1 陣列信號處理板外觀

陣列信號處理板正面如圖2 所示。

圖2 陣列信號處理板正面

由圖2 可知，F(xiàn)PGA 和6 片DSP 以及電源等主芯片都位于電路板的正面。

陣列信號處理板背面如圖3 所示。

圖3 陣列信號處理板背面

由圖3 可知，電阻、電容、連接器等都位于電路板的背面。

陣列信號處理板腔體如圖4 所示。

圖4 陣列信號處理板腔體

由圖4 可知，外部散熱腔體與電路板的正面通過導(dǎo)熱墊片進(jìn)行散熱處理。

1.2 AD 設(shè)計(jì)

陣列信號處理板的AD部分主要由6片AD9650和1 片AD9653組成。其中，6片AD9650完成24路中頻信號的采樣，采樣率最高為125 MHz，采樣位數(shù)16 位；1 片AD9653完成發(fā)射校準(zhǔn)的信號采樣，采樣率最高為105 MHz，采樣位數(shù)為16 位。ADC 部分設(shè)計(jì)如圖5 和圖6 所示。

圖5 AD9650 設(shè)計(jì)原理圖

圖6 AD9653 設(shè)計(jì)原理圖

1.3 FPGA 設(shè)計(jì)

FPGA 采用一片Xilinx 公司的XC7V690T，實(shí)現(xiàn)了多路AD 接口、2 路GTH 接口、多路RS 422/485、同步I/O、波控接口（即控制TR 組件的I/O 接口）以及與DSP 通信的多路通用型輸入輸出（General-Purpose Input/Output,GPIO）/3 路外部內(nèi)存接口（External Memory Interface,EMIF）/6 路SRIO 等接口。能夠完成DDC 下變頻/波束控制/DBF 數(shù)字波束形成等功能。

FPGA 部分設(shè)計(jì)如圖7 所示。

1.4 DSP 設(shè)計(jì)

DSP 采用6 片TI 公司的TMS320C6678，是一款八核C66X 的定點(diǎn)/浮點(diǎn)DSP，支持高性能信號處理應(yīng)用，每核心主頻1.0 GHz/1.25 GHz，單核可高達(dá)40 GMACS 和20 GFLOPS。支持PCIe、SRIO、Hyperlink、EMIF16、以太網(wǎng)等多種高速接口，同時支持I2C、GPIO、SPI、異步串行通信口（Universal Asynchronous Receiver/Transmitter,UART）等常見接口，能夠?qū)崿F(xiàn)脈沖壓縮、動目標(biāo)檢測、恒虛警等信號處理功能。

DSP 部分設(shè)計(jì)如圖8 所示。

圖8 DSP 設(shè)計(jì)原理圖

1.5 以太網(wǎng)交換機(jī)設(shè)計(jì)

以太網(wǎng)交換機(jī)采用88E6185，實(shí)現(xiàn)本板的9 路以太網(wǎng)接口的交換功能，具體設(shè)計(jì)圖如圖9 所示。

圖9 以太網(wǎng)交換機(jī)原理圖

2 板間同步實(shí)現(xiàn)

陣列信號處理板的板間同步設(shè)計(jì)主要由陣列信號處理板之間的同步I/O 接口來實(shí)現(xiàn)。實(shí)現(xiàn)方式有兩種：

1）第三方輸出的同步I/O 信號到達(dá)所有的陣列信號處理板的長度保持一致。

2）陣列信號處理板輸出兩路同步I/O 線纜，其中一路返回自身，另外一路連接到其他陣列信號處理板，這兩部分線纜長度保持一致。兩種實(shí)現(xiàn)方式示意圖分別如圖10 和圖11 所示。

圖10 系統(tǒng)同步采樣示意圖1

圖11 系統(tǒng)同步采樣示意圖2

由圖11 可以看出，由第一塊陣列信號處理板發(fā)出同步信號sync_0、sync_1、sync_2 等，分別連接到自身電路板、第二塊板、第三塊板等。其中，需要注意的是，sync_0、sync_1、sync_2 的線纜長度需要保持一致，而且在電路板上的布線長度也需要保持一致。

同步采樣后的兩個電路板AD 數(shù)據(jù)需要通過高速GTH 接口完成數(shù)據(jù)交互，以便進(jìn)行后續(xù)的數(shù)字波束形成。此時，交互的數(shù)據(jù)需要進(jìn)行對齊操作，使同一時刻采集數(shù)據(jù)位于采樣窗的同一位置。利用周期的pri 信號和FPGA 的FIFO 實(shí)現(xiàn)周期性的對齊檢測，對齊前和對齊后的AD 數(shù)據(jù)如圖12 和圖13 所示。

圖12 對齊前的AD 數(shù)據(jù)

圖13 對齊后的AD 數(shù)據(jù)

從圖12 可以看出，主板的通道間AD 數(shù)據(jù)已經(jīng)對齊，從板的通道間AD 數(shù)據(jù)也已經(jīng)對齊，但是主板和從板之間通道的AD 數(shù)據(jù)之間有相位偏差。因此需要對主板和從板之間的數(shù)據(jù)進(jìn)行對齊操作。

從圖13 可以看出，主板和從板之間的數(shù)據(jù)經(jīng)過對齊操作，全部通道之間已經(jīng)沒有數(shù)據(jù)錯位。

3 收發(fā)校準(zhǔn)實(shí)現(xiàn)

在一維DBF 雷達(dá)平臺上，實(shí)現(xiàn)整個雷達(dá)系統(tǒng)的接收校準(zhǔn)和發(fā)射校準(zhǔn)。

3.1 接收校準(zhǔn)

頻綜發(fā)出相對基頻偏移0.5 MHz 的校準(zhǔn)信號，經(jīng)過校準(zhǔn)分發(fā)網(wǎng)絡(luò)到達(dá)各TR 組件以及接收機(jī)，陣列信號處理板同步采集所有接收通道數(shù)據(jù)，然后計(jì)算各個通道的初始相位，并上傳到上位機(jī)；上位機(jī)計(jì)算相應(yīng)的校準(zhǔn)系數(shù)，并下發(fā)到各個對應(yīng)的通道進(jìn)行校準(zhǔn)；最后重新采集所有通道的ADC 數(shù)據(jù)，上傳到上位機(jī)，判斷是否得到有效校準(zhǔn)。接收校準(zhǔn)之前的原始數(shù)據(jù)和接收校準(zhǔn)之后的數(shù)據(jù)如圖14 和圖15 所示。

圖14 48 通道接收校準(zhǔn)之前的原始數(shù)據(jù)

圖15 48 通道接收校準(zhǔn)之后的數(shù)據(jù)

在圖14 和圖15 中，縱坐標(biāo)為采樣信號的幅度，橫坐標(biāo)為采樣時間軸，可以形象表示被采樣信號的相位。對比圖14 和圖15，48 通道之間的初始接收相位差得到了有效的校準(zhǔn)。

3.2 發(fā)射校準(zhǔn)

頻綜發(fā)出相對基頻偏移1 MHz 的校準(zhǔn)信號。首先利用波控程序依次打開48 個TR 組件的發(fā)射通道，并通過單獨(dú)的AD 芯片進(jìn)行數(shù)據(jù)采集；然后計(jì)算出各個發(fā)射通道的相位；最后由上位機(jī)下發(fā)各個通道的校準(zhǔn)系數(shù)來實(shí)現(xiàn)整個系統(tǒng)的發(fā)射校準(zhǔn)。發(fā)射校準(zhǔn)前和發(fā)射校準(zhǔn)后的數(shù)據(jù)如圖16 和圖17 所示。

圖16 48 通道發(fā)射校準(zhǔn)之前的原始數(shù)據(jù)

圖17 48 通道發(fā)射校準(zhǔn)之后的數(shù)據(jù)

由圖16 和圖17 對比可知，48 通道之間的初始發(fā)射相位差得到了有效的校準(zhǔn)。

4 波束控制設(shè)計(jì)

波束控制設(shè)計(jì)主要實(shí)現(xiàn)雷達(dá)波束的指向控制，通過對頻率和波位等指令的解算，將相應(yīng)的配相碼、衰減碼、收發(fā)開關(guān)等參數(shù)下發(fā)到其對應(yīng)的收發(fā)組件中，由FPGA芯片具體實(shí)現(xiàn)，其算法組成框圖如圖18 所示。

圖18 波控算法組成框圖

從圖18 可以看出，波束控制主要包含兩部分：配相計(jì)算單元和配相分發(fā)單元。其中：配相計(jì)算單元利用FPGA 硬件并行運(yùn)行的特性完成對頻率和波位的迭代配相算法，計(jì)算出相應(yīng)通道的配相碼；配相分發(fā)單元當(dāng)接收到配相發(fā)送命令后，向收發(fā)組件發(fā)送滿足通信協(xié)議的串行數(shù)據(jù)流，主要包含收發(fā)開關(guān)、發(fā)送/接收配相碼、衰減碼等信息。

5 級聯(lián)設(shè)計(jì)

經(jīng)過系統(tǒng)校準(zhǔn)之后的數(shù)據(jù)經(jīng)由該陣列信號處理板實(shí)現(xiàn)多種子陣規(guī)模的數(shù)字波束形成。下面以2 塊和5 塊電路板為例，即2 塊電路板實(shí)現(xiàn)48 通道的數(shù)字波束形成，5 塊電路板實(shí)現(xiàn)120 通道的數(shù)字波束形成。

5.1 2 塊電路板級聯(lián)

以A/B 板表示2 塊陣列信號處理板，可以實(shí)現(xiàn)48 個數(shù)字波束，其實(shí)際連接圖、級聯(lián)示意圖和流程圖分別如圖19～圖21 所示。

圖19 2 塊陣列信號處理板的實(shí)物級聯(lián)圖

圖20 2 塊電路板級聯(lián)示意圖

圖21 2 塊電路板形成48 個數(shù)字波束流程圖

由圖21 可以看出，通過級聯(lián)2 塊陣列信號處理板實(shí)現(xiàn)總共48 個數(shù)字波束。首先，A、B 陣分別將各自的AD數(shù)據(jù)通過GTH 高速接口傳輸?shù)綄Ψ?，使A 陣和B 陣都具備滿陣數(shù)據(jù)；然后，A 板使用滿陣數(shù)據(jù)和波束權(quán)重計(jì)算出前24 個數(shù)字波束，同時，B 板計(jì)算出后24 個數(shù)字波束。

5.2 5 塊電路板級聯(lián)

以5 塊陣列信號處理板形成120 路數(shù)字波束為例，級聯(lián)示意圖和流程圖分別如圖22、圖23 所示。

圖22 5 塊電路板級聯(lián)示意圖

圖23 5 塊電路板級聯(lián)形成120 個數(shù)字波束流程圖

從圖22 中可以看出：A/B/C/D/E 共5 塊電路板通過GTH 接口進(jìn)行級聯(lián)，每個電路板都有2 個GTH 接口，分別與另外兩塊電路板互聯(lián)，最終，所有的電路板通過GTH 接口形成環(huán)形架構(gòu)進(jìn)行數(shù)據(jù)傳輸。

從圖23 中可以看出：A/B/C/D/E 共5 塊電路板都要經(jīng)過四級數(shù)據(jù)流水獲取全陣的基帶數(shù)據(jù)，然后進(jìn)行數(shù)字波束形成。以A 板為例，經(jīng)過第一級數(shù)據(jù)流水，獲得了E 板通過GTH 接口傳輸過來的E 板數(shù)據(jù)，此時A 板具備了本地的A 板數(shù)據(jù)和外來的E 板數(shù)據(jù)，即A/E 數(shù)據(jù)，同時，E 板接收到D 板數(shù)據(jù)，即E 板具備E/D 數(shù)據(jù)；經(jīng)過第二級數(shù)據(jù)流水，A 板接收E 板傳輸過來的D 板數(shù)據(jù)，此時，A 板具備了A/E/D 數(shù)據(jù)；同理，經(jīng)過第三級數(shù)據(jù)流水，A 板具備了A/E/D/C 數(shù)據(jù)，經(jīng)過第四級數(shù)據(jù)流水，A 板具備了A/E/D/C/B 全陣數(shù)據(jù)。然后，A 板將全陣數(shù)據(jù)與其對應(yīng)的權(quán)重系數(shù)進(jìn)行復(fù)乘相加，形成1～24 個數(shù)字波束。同理，B/C/D/E 板形成25～120 個數(shù)字波束。

6 數(shù)字波束形成設(shè)計(jì)

每個電路板接收靜態(tài)或者自適應(yīng)的波束權(quán)重系數(shù)，然后將收到的全陣數(shù)據(jù)與權(quán)重系數(shù)進(jìn)行復(fù)乘，最后進(jìn)行加法處理形成數(shù)字波束，其算法的FPGA 架構(gòu)如圖24所示。

圖24 數(shù)字波束形成的算法架構(gòu)圖

每個電路板形成后的24 個波束通過6 個SRIO 接口分別傳輸?shù)奖景宓? 個DSP 中，在DSP 的開發(fā)環(huán)境CCS中可以觀察接收到的波束數(shù)據(jù)，也可以將波束數(shù)據(jù)上傳到計(jì)算機(jī)進(jìn)行顯示。其中，以模擬產(chǎn)生的三段線性調(diào)頻信號為例，經(jīng)過功分網(wǎng)絡(luò)和接收機(jī)后，傳輸?shù)剿械腁D通道，經(jīng)過采樣、下變頻和DBF 之后，從CCS 中觀察到的第一路數(shù)字波束如圖25 所示。

圖25 數(shù)字波束形成的回波圖

此外，陣列信號處理板還可以實(shí)現(xiàn)脈沖壓縮、動目標(biāo)檢測以及恒虛警檢測等功能，并將目標(biāo)參數(shù)通過以太網(wǎng)上傳到上位機(jī)進(jìn)行點(diǎn)跡或者航跡顯示。

7 結(jié) 語

本系統(tǒng)適用于集成度比較高的DBF 體制雷達(dá)設(shè)計(jì)，通過快速移植程序算法實(shí)現(xiàn)前期系統(tǒng)仿真驗(yàn)證，各類標(biāo)準(zhǔn)化接口、成熟的同步設(shè)計(jì)、校準(zhǔn)設(shè)計(jì)和級聯(lián)設(shè)計(jì)降低了系統(tǒng)的前期聯(lián)調(diào)難度，縮短了整個系統(tǒng)的研制周期，并提高了系統(tǒng)的可靠性和通用性。

注：本文通訊作者為馮武。