SiC MOSFET 有源驅(qū)動(dòng)電路關(guān)斷軌跡優(yōu)化方法

陳月清 ， 郭希錚 ， 部旭聰 ， 郝瑞祥 ， 游小杰，2

（1.北京交通大學(xué) 電氣工程學(xué)院，北京 100044；2.軌道交通安全協(xié)同創(chuàng)新中心，北京 100044）

SiC MOSFET 具有高開關(guān)速度、低導(dǎo)通損耗和高熱導(dǎo)率等優(yōu)點(diǎn)，已廣泛應(yīng)用于軌道交通、光伏發(fā)電、新能源汽車與充電樁等中大功率場合［1］.然而，SiC MOSFET 的快速開關(guān)特性使其在開關(guān)暫態(tài)過程中更易受功率回路的寄生參數(shù)影響，過高的漏源極電壓變化率dvds/dt和漏極電流變化率did/dt帶來了開關(guān)瞬態(tài)電壓電流的振蕩和電磁干擾（Electromagnetic Interference，EMI）問題［2］.

優(yōu)化PCB 布局和功率回路寄生參數(shù)，增加RC緩沖電路、驅(qū)動(dòng)電阻或柵源電容等方法可以改善SiC MOSFET 的關(guān)斷性能.但是抑制EMI 的效果有限，同時(shí)會(huì)顯著增加開關(guān)損耗、降低變換器功率密度［3］.

目前，利用有源驅(qū)動(dòng)電路（Active Gate Driver，AGD）改善SiC MOSFET 開關(guān)特性受到廣泛關(guān)注，其基本思想是：將開關(guān)暫態(tài)細(xì)分為多個(gè)子階段，并為特殊子階段選擇不同的驅(qū)動(dòng)電阻、驅(qū)動(dòng)電流或驅(qū)動(dòng)電壓，增加額外自由度來動(dòng)態(tài)控制SiC MOSFET 開關(guān)過程的電壓電流變化率. 例如，文獻(xiàn)［3-4］指出，驅(qū)動(dòng)電阻、驅(qū)動(dòng)電壓等驅(qū)動(dòng)參數(shù)固定的AGD 電路的適用性較差，難以確保SiC MOSFET 工作于電氣應(yīng)力與損耗的優(yōu)化折衷點(diǎn).文獻(xiàn)［5］通過多級電阻并聯(lián)，并在不同階段設(shè)定相應(yīng)優(yōu)化目標(biāo)，選擇對應(yīng)的驅(qū)動(dòng)電阻值.文獻(xiàn)［6］采用63 對PMOS-NMOS 實(shí)現(xiàn)驅(qū)動(dòng)電流的高分辨率控制，并采用粒子群優(yōu)化算法（Particle Swarm Optimization，PSO），尋求優(yōu)化驅(qū)動(dòng)參數(shù)配置，但所提方法的驅(qū)動(dòng)電路過于復(fù)雜，降低了系統(tǒng)可靠性.文獻(xiàn)［7］通過調(diào)節(jié)驅(qū)動(dòng)電壓的切換時(shí)間來實(shí)現(xiàn)電氣應(yīng)力與損耗的優(yōu)化折衷，但受限于功率放大模塊的拓?fù)?，無法調(diào)節(jié)驅(qū)動(dòng)中間電平值.而文獻(xiàn)［8］利用可調(diào)線性穩(wěn)壓器（Low Dropout Regulator，LDO）使得驅(qū)動(dòng)中間電平能夠根據(jù)使用場合靈活設(shè)定，并通過改變中間電平值優(yōu)化調(diào)節(jié)對應(yīng)工況下的關(guān)斷性能改善效果，但是該方法將中間電平作用時(shí)間固定在關(guān)斷漏源極電壓上升階段，導(dǎo)致關(guān)斷損耗明顯增加.文獻(xiàn)［9］遍歷關(guān)斷過程的傳統(tǒng)驅(qū)動(dòng)給定電壓、中間電平電壓以及驅(qū)動(dòng)電阻的不同組合，將關(guān)斷損耗、漏源極電壓變化率和漏極電流變化率的Pareto 前沿視為最優(yōu)解，從而求得對應(yīng)的優(yōu)化驅(qū)動(dòng)參數(shù).但上述方法同時(shí)會(huì)帶來開關(guān)損耗增加問題，因此電氣應(yīng)力與損耗的優(yōu)化折衷是目前有源驅(qū)動(dòng)電路設(shè)計(jì)的難點(diǎn).

目前已有相關(guān)研究對SiC MOSFET 開通過程瞬態(tài)特性進(jìn)行了改善. 文獻(xiàn)［10-11］指出，SiC MOSFET 在開通過程可承受的瞬態(tài)脈沖電流較大，開通電流尖峰值Ip主要導(dǎo)致開通損耗增加，通常不會(huì)對SiC MOSFET 的安全裕度產(chǎn)生影響，即開通暫態(tài)無“電流應(yīng)力”裕度問題.因此，對于開通過程主要優(yōu)先考慮選擇合適的開通驅(qū)動(dòng)電阻以盡可能降低開通損耗Eon［12-13］，從而實(shí)現(xiàn)開通過程瞬態(tài)特性的改善.然而對于關(guān)斷過程中SiC MOSFET 的軌跡優(yōu)化問題，目前缺少公認(rèn)的優(yōu)化方法研究.

綜上所述，現(xiàn)有的有源驅(qū)動(dòng)電路在大功率應(yīng)用場合，存在電氣應(yīng)力與損耗難以權(quán)衡以及驅(qū)動(dòng)參數(shù)優(yōu)化設(shè)計(jì)復(fù)雜等問題.為此，本文提出一種SiC MOSFET 關(guān)斷軌跡優(yōu)化方法，通過解析SiC MOSFET 關(guān)斷過程，建立關(guān)斷軌跡預(yù)測模型.利用目標(biāo)函數(shù)求解有源驅(qū)動(dòng)關(guān)斷中間電平的切換電平值和切換作用時(shí)間優(yōu)化值，使得SiC MOSFET 工作在關(guān)斷電壓尖峰與關(guān)斷損耗的優(yōu)化折衷點(diǎn).最后通過實(shí)驗(yàn)驗(yàn)證所提方法的有效性和適用性.

1 SiC MOSFET 關(guān)斷軌跡預(yù)測模型

考慮功率回路寄生參數(shù)的SiC MOSFET 等效電路模型如圖1 所示.圖1 中，Q1、Q2為半橋上、下橋臂SiC MOSFET，VDC和CDC分別為直流母線電壓和支撐電容，Vgg為有源驅(qū)動(dòng)的給定驅(qū)動(dòng)電壓，Lbus和Rbus分別為直流母線的寄生電感和寄生電阻，Lload為建流電感，Rgin和Rgext分別為SiC MOSFET 內(nèi)部和外部驅(qū)動(dòng)電阻，Cgs、Cgd和Cds分別為柵源極電容、柵漏極電容和漏源極電容，Ld和Ls分別為漏極寄生電感和源極寄生電感.

圖1 考慮功率回路寄生參數(shù)的SiC MOSFET 等效電路模型Fig.1 Equivalent circuit model of SiC MOSFET considering parasitic parameters in the power circuit

輸入電容Ciss、轉(zhuǎn)移電容Crss和輸出電容Coss分別為

定義主電路集總雜散電感Llump和總驅(qū)動(dòng)電阻Roffg分別為

以下橋臂SiC MOSFET 為分析對象，分析其關(guān)斷瞬態(tài)過程，并基于關(guān)斷瞬態(tài)分析建立SiC MOSFET 的關(guān)斷軌跡預(yù)測模型.關(guān)斷過程的分析主要關(guān)注關(guān)斷過程的以下特性：關(guān)斷延遲階段時(shí)間toffd；漏源極電壓上升變化率dvds/dt，關(guān)斷電壓尖峰Vp，漏極電流下降變化率did/dt；關(guān)斷損耗Eoff.

關(guān)斷瞬態(tài)過程分為4 個(gè)子階段，典型波形如圖2所示［14］.圖2 中，vds、id和vgs分別表示漏源極電壓、漏極電流和柵源極電壓，vint為切換的中間電平值，tdint表示切換驅(qū)動(dòng)電平為中間電平值的時(shí)間，Vth為閾值電壓.

圖2 SiC MOSFET 關(guān)斷暫態(tài)波形Fig.2 SiC MOSFET turn-off transient waveform

1）關(guān)斷延遲階段［t1，t2）.

輸入電容Ciss在關(guān)斷負(fù)壓VEE作用下，通過驅(qū)動(dòng)電阻放電，直至柵源極電壓vgs下降至米勒電壓Vmiller，該段時(shí)間為關(guān)斷延遲時(shí)間toffd，即

式中：Roffg為總驅(qū)動(dòng)電阻；VCC為開通正壓.

2）電壓上升階段［t2，t4）.

柵源極電壓vgs保持在米勒電壓Vmiller，轉(zhuǎn)移電容Crss通過總驅(qū)動(dòng)電阻Roffg放電，漏源極電壓vds的瞬態(tài)變化率為

轉(zhuǎn)移電容Crss是隨vds變化的非線性電容，可利用datasheet［15］所提供的Crss參數(shù)進(jìn)行分段擬合.［t2，t3）階段，Crss為nF 級，vds緩慢上升到Vmiller-Vth；［t3，t4）階段，Crss為pF 級，vds快速上升到母線電壓VDC.

定義從0.1 倍母線電壓VDC上升到0.9 倍母線電壓VDC過程的dvds/dt為vds的平均電壓變化率dvds/dtavg，可利用線性損耗模型［8］計(jì)算該階段損耗Eoff，tvr2為

式中：IL1表示負(fù)載電流；IL2表示t4時(shí)刻漏極電流，具體為

3）電流下降階段［t4，t5）.

漏極電流id從SiC MOSFET 換流至對管體二極管并快速下降.將該階段平均電壓（Vth+Vmiller）/2 近似代入vgs，得到平均漏極電流變化率did/dt為［7-8］

式中，跨導(dǎo)gfs采用文獻(xiàn)［2］所給的線性化跨導(dǎo)公式近似替代.

圖3 為在總驅(qū)動(dòng)電阻Roffg為6 Ω 工況下切換中間電平的驅(qū)動(dòng)電流對比圖，橙色波形為使用關(guān)斷負(fù)壓VEE直接關(guān)斷不增加中間電平切換的傳統(tǒng)驅(qū)動(dòng)（Conventional Gate Driver，CGD）對應(yīng)的驅(qū)動(dòng)電流，藍(lán)色波形為切換中間電平為0 V 的AGD 對應(yīng)的驅(qū)動(dòng)電流；①為中間電平切換過程，②為中間電平切換完成后實(shí)際作用到SiC MOSFET 的過程.由圖3 可知，經(jīng)過切換過程①的延遲后，AGD 驅(qū)動(dòng)電流下降為對應(yīng)的驅(qū)動(dòng)電流值，即驅(qū)動(dòng)電流變化量?ig=0.6 A.相應(yīng)地，漏極電流變化率did/dt經(jīng)過延遲才滿足式（10）.因此中間電平作用時(shí)間影響漏極電流變化率的改善效果.

圖3 切換中間電平的驅(qū)動(dòng)電流對比Fig.3 Comparison of grid current for switching intermediate level

有源驅(qū)動(dòng)中柵源極電壓vgs為變量，導(dǎo)致電流變化率did/dt并非常數(shù)，需進(jìn)一步根據(jù)等效電流斜率思路，將有源驅(qū)動(dòng)過程中變化的did/dt近似等效為恒定的平均電流斜率.

結(jié)合圖2 中時(shí)刻的定義，得到等效電流斜率示意圖，如圖4 所示.圖4 中t4為電流開始快速下降的時(shí)刻，t1+tdint為加入驅(qū)動(dòng)中間電平的時(shí)刻，did/dtVEE為加入中間電平前的漏極電流變化率，did/dtvint為加入中間電平后的電流變化率理論計(jì)算值，did/dteq為所求解等效平均電流斜率.根據(jù)圖4 列寫電流IL2等式，即

圖4 等效電流斜率Fig.4 Equivalent current slope

利用式（11），求解總體電流下降時(shí)間為

結(jié)合式（11）和式（12），求解得到等效平均電流斜率did/dteq為

did/dteq作用于集總雜散電感Llump，使得漏源極電壓產(chǎn)生的關(guān)斷電壓尖峰Vp為

式中，Vos為關(guān)斷電壓過沖值.

進(jìn)一步求解電流下降階段損耗Eoff，tcf為

關(guān)斷總損耗Eoff為電壓上升階段損耗Eoff，tvr2與電流下降階段損耗Eoff，tcf之和，即

4）振蕩衰減階段［t5，t6）.

漏源極電壓vds呈現(xiàn)衰減振蕩，具體的衰減阻尼系數(shù)ζ和振蕩頻率f為

通過對SiC MOSFET 關(guān)斷瞬態(tài)過程的分析可知，柵源極電壓vgs是影響SiC MOSFET 關(guān)斷性能的關(guān)鍵因素，調(diào)節(jié)有源驅(qū)動(dòng)的中間電平可降低電壓應(yīng)力、減小EMI 噪聲、改善關(guān)斷軌跡，但同時(shí)也帶來損耗增加的問題.不同的中間電平參數(shù)設(shè)計(jì)將直接影響關(guān)斷性能的優(yōu)化效果.而有源驅(qū)動(dòng)的中間電平參數(shù)包含切換時(shí)間tdint和中間電平值vint，增加了優(yōu)化驅(qū)動(dòng)參數(shù)設(shè)計(jì)的困難.

2 SiC MOSFET 關(guān)斷軌跡優(yōu)化方法

2.1 SiC MOSFET 模型參數(shù)提取

模 型 以 Infineon 的 SiC MOSFET 模 塊FF6MR12KM1P 為例，相關(guān)參數(shù)可直接從datasheet［15］提取. 表1 為關(guān)斷軌跡模型需要的SiC MOSFET 模塊參數(shù)，其中模塊雜散電感LsCE=Ld+Ls，輸出電容Coss為600 V 母線電壓下的平均寄生電容值［16］.非線性電容Crss采用分段函數(shù)擬合，擬合結(jié)果如圖5 所示，具體擬合表達(dá)式為

表1 SiC MOSFET 模塊參數(shù)Tab.1 SiC MOSFET module parameters

圖5 轉(zhuǎn)移電容擬合Fig.5 Fitting of transfer capacitance

2.2 基于模型的關(guān)斷軌跡優(yōu)化方法

基于對SiC MOSFET 關(guān)斷瞬態(tài)過程的分析可知，關(guān)斷電壓過沖和關(guān)斷損耗是2 個(gè)互相制約的量，需要優(yōu)化折衷.為尋求關(guān)斷電壓過沖和關(guān)斷損耗最優(yōu)折衷點(diǎn)對應(yīng)的中間電平參數(shù)，設(shè)置目標(biāo)函數(shù)cost 為

式中：Vos_normal、Eoff_normal表示在傳統(tǒng)驅(qū)動(dòng)關(guān)斷下的漏源極電壓的關(guān)斷過沖以及關(guān)斷損耗；α、β表示權(quán)重系數(shù)，α=β=0.5.

由式（20）可知，目標(biāo)函數(shù)由關(guān)斷電壓過沖Vos和關(guān)斷損耗Eoff組成，由于量綱單位不同且變化區(qū)間處于不同的數(shù)量級，故利用傳統(tǒng)驅(qū)動(dòng)關(guān)斷下的關(guān)斷電壓過沖以及關(guān)斷損耗進(jìn)行歸一化處理.可通過求解目標(biāo)函數(shù)cost 的最小值來選取中間電平的優(yōu)化參數(shù).

圖6 為基于目標(biāo)函數(shù)的關(guān)斷特性優(yōu)化方法流程圖.通過對傳統(tǒng)關(guān)斷瞬態(tài)過程的計(jì)算，獲取關(guān)斷瞬態(tài)不同階段的持續(xù)時(shí)間，包括關(guān)斷延遲時(shí)間tdoff、電壓上升時(shí)間tvr、電流下降時(shí)間tif.切換中間電平的時(shí)間tdint從tdoff變化至tdoff+tvr+tif，中間電平值vint從傳統(tǒng)關(guān)斷負(fù)壓-5V 變化至3V.遍歷切換中間電平的時(shí)間和中間電平值，在對應(yīng)工況下計(jì)算目標(biāo)函數(shù)，獲取目標(biāo)函數(shù)最小值對應(yīng)的優(yōu)化中間電平參數(shù).

圖7 為外部驅(qū)動(dòng)電阻Rgext=5 Ω 時(shí)，利用優(yōu)化方法計(jì)算得到的中間電平參數(shù).由圖7 可知，中間電平值vint=2.5 V 且中間電平作用時(shí)間tdint=170 ns 時(shí)，目標(biāo)函數(shù)cost 最小.

3 實(shí)驗(yàn)驗(yàn)證

3.1 SiC MOSFET 有源驅(qū)動(dòng)電路及實(shí)驗(yàn)設(shè)置

圖8 為SiC MOSFET 多電平有源驅(qū)動(dòng)電路的總體結(jié)構(gòu).采用復(fù)雜可編程邏輯器件（Complex Programming Logic Device，CPLD）實(shí)現(xiàn)電路邏輯控制功能，包含原邊CPLD 發(fā)出的上下橋臂脈沖信號pwm1 和pwm2 的控制以及副邊CPLD 發(fā)出的有源驅(qū)動(dòng)中間電平的3 位二進(jìn)制信息流Ai、Bi、Ci的控制.整體控制邏輯簡單，確保了驅(qū)動(dòng)電路的可靠性.

圖8 半橋SiC MOSFET 多電平有源驅(qū)動(dòng)電路總體結(jié)構(gòu)Fig.8 Overall structure of multi-level active driving circuit for SiC MOSFET half bridge module

圖9 為本文采用的多電平有源驅(qū)動(dòng)電路，該電路由高速模擬開關(guān)、電壓放大和功率放大3 部分構(gòu)成.高速模擬開關(guān)采用74HC4051，支持8 路模擬電壓輸入，供電電壓為±5 V，可滿足SiC MOSFET 有源驅(qū)動(dòng)更多電平數(shù)量選擇的需求，且傳輸延遲僅為4 ns，可滿足驅(qū)動(dòng)電路的高頻應(yīng)用需求.通過CPLD 在需要切換的時(shí)刻輸出的3 位二進(jìn)制信息流，控制高速模擬開關(guān)選擇對應(yīng)的輸入通道連接至模擬開關(guān)輸出通道，而不同的輸入通道對應(yīng)著不同的給定驅(qū)動(dòng)電壓Vgg，實(shí)現(xiàn)中間電平給定電壓在對應(yīng)時(shí)刻的切換.

圖9 多電平有源驅(qū)動(dòng)電路Fig.9 Design of multi-level active driving circuit

電壓放大電路將高速模擬開關(guān)的輸出電壓進(jìn)行比例放大以滿足驅(qū)動(dòng)SiC MOSFET 的電平等級.通過增設(shè)相移電容避免反饋網(wǎng)絡(luò)出現(xiàn)相移導(dǎo)致輸出信號振鈴.功率放大電路采用三極管M1和M2搭建的互補(bǔ)射極跟隨器，可實(shí)現(xiàn)開通驅(qū)動(dòng)電阻和關(guān)斷驅(qū)動(dòng)電阻的獨(dú)立設(shè)置.Vsupply+和Vsupply-分別為圖騰柱的正負(fù)供電電壓，分別為18 V 和-10 V.表2 為多電平有源驅(qū)動(dòng)電路所用的關(guān)鍵元器件型號表.

表2 驅(qū)動(dòng)電路關(guān)鍵元器件型號Tab.2 Key component models of the driving circuit

為驗(yàn)證所建模型的準(zhǔn)確性及有效性，搭建雙脈沖測試（Double Pulse Test， DPT）平臺(tái)，平臺(tái)如圖10所示，實(shí)驗(yàn)參數(shù)如表3 所示.

表3 實(shí)驗(yàn)參數(shù)Tab.3 Experimental parameters

圖10 雙脈沖測試實(shí)驗(yàn)平臺(tái)Fig.10 Experimental platform for double pulse test

3.2 模型準(zhǔn)確性驗(yàn)證

關(guān)斷過程中重點(diǎn)關(guān)注對SiC MOSFET 關(guān)斷損耗和關(guān)斷時(shí)長有顯著影響的前3 個(gè)階段，即關(guān)斷延遲、電壓上升及電流下降過程.表4 為在外部驅(qū)動(dòng)電阻為5 Ω 的不同驅(qū)動(dòng)模式下，模型計(jì)算與實(shí)驗(yàn)測量的相對誤差表，包含關(guān)斷延遲時(shí)間相對誤差δtoffd、漏源極電壓變化率相對誤差δdv/dt、關(guān)斷電壓尖峰相對誤差δvp以及關(guān)斷損耗相對誤差δEoff.相對誤差δ（x*）為

表4 模型與實(shí)驗(yàn)結(jié)果的相對誤差Tab.4 Relative errors between model and experimental results%

式中：x*為模型計(jì)算值；x為實(shí)驗(yàn)測量值.

由表4 可知，所建模型計(jì)算的關(guān)斷延遲時(shí)間toffd、漏源極電壓變化率dvds/dt以及關(guān)斷電壓尖峰Vp與實(shí)驗(yàn)結(jié)果的相對誤差均小于4%，驗(yàn)證了模型在不同驅(qū)動(dòng)模式下均具有較高的準(zhǔn)確性；關(guān)斷損耗相對誤差約為10%，主要源于采用線性損耗模型進(jìn)行簡化計(jì)算.

圖11 為不同驅(qū)動(dòng)模式下所建預(yù)測模型計(jì)算結(jié)果與實(shí)驗(yàn)測量結(jié)果對比圖.由圖11 可知，不論是在CGD 模式還是AGD 模式下，所建模型的預(yù)測結(jié)果與實(shí)驗(yàn)結(jié)果均具有較高匹配度.但在振蕩階段，模型計(jì)算的振蕩頻率和振蕩幅值與實(shí)驗(yàn)測量結(jié)果不能完全匹配.該部分誤差一方面是由于本文重點(diǎn)關(guān)注關(guān)斷過程的前3 個(gè)階段，對振蕩階段進(jìn)行了簡化處理；另一方面，功率回路中寄生參數(shù)對振蕩階段有較大的影響，而測量獲取的功率回路寄生參數(shù)與實(shí)際數(shù)值存在一定偏差.

圖11 不同驅(qū)動(dòng)模式下模型與實(shí)驗(yàn)結(jié)果對比Fig.11 Comparison between model and experimental results under different driving modes

3.3 關(guān)斷軌跡優(yōu)化方法驗(yàn)證

利用所提關(guān)斷軌跡優(yōu)化方法，得到不同負(fù)載電流下對應(yīng)的最優(yōu)中間電平參數(shù)，包含中間電平值vint和切換時(shí)間tdint，如圖12 所示.由圖12 可知，在外部驅(qū)動(dòng)電阻為5 Ω 的情況下，隨著負(fù)載電流增加，優(yōu)化中間電平值逐漸增加，且作用時(shí)刻提前.這是由于在較小負(fù)載電流下，SiC MOSFFET 的關(guān)斷電壓尖峰較小，使用較小的中間電平值可避免產(chǎn)生多余開關(guān)損耗；而在較大負(fù)載電流下，SiC MOSEFT 關(guān)斷電壓應(yīng)力增大，需進(jìn)一步增大中間電平值以有效抑制關(guān)斷電壓尖峰，避免SiC MOSFET 過電壓擊穿失效.此外隨著負(fù)載電流增加，優(yōu)化中間電平的作用時(shí)間不斷提前，這是由于負(fù)載電流增加使得SiC MOSFET 關(guān)斷過程加快，關(guān)斷延遲時(shí)間和電壓上升時(shí)間都逐漸減短，故需提前中間電平切換時(shí)間tdint以有效抑制關(guān)斷電壓尖峰.

圖12 不同負(fù)載電流下最優(yōu)中間電平參數(shù)Fig.12 Optimal intermediate level parameters under different load currents

為驗(yàn)證所提SiC MOSFET 關(guān)斷特性優(yōu)化方法的有效性，在VDC=600 V、IL1=180 A 工況下，針對5 Ω 外部驅(qū)動(dòng)電阻，實(shí)驗(yàn)對比CGD、未優(yōu)化AGD 以及優(yōu)化AGD 這3 種驅(qū)動(dòng)模式.不同驅(qū)動(dòng)模式的參數(shù)設(shè)置如表5 所示.表6 和圖13 為不同驅(qū)動(dòng)模式下的關(guān)斷特性對比.由表6 可知，相比CGD，未優(yōu)化AGD的關(guān)斷電壓過沖降低了18%，關(guān)斷損耗增加了3.9%，對應(yīng)目標(biāo)函數(shù)計(jì)算值為0.93；而優(yōu)化AGD 的關(guān)斷電壓過沖降低了34%，關(guān)斷損耗增加了6.7%，對應(yīng)的目標(biāo)函數(shù)為0.86.利用所提優(yōu)化方法的優(yōu)化AGD 目標(biāo)函數(shù)值更小，在較小關(guān)斷損耗增加的前提下，可顯著降低關(guān)斷電壓尖峰，改善SiC MOSFET關(guān)斷特性.

表5 5 Ω 驅(qū)動(dòng)電阻下不同驅(qū)動(dòng)模式的驅(qū)動(dòng)參數(shù)Tab.5 Driving parameters for different driving modes under 5 Ω gate resistance

圖13 5 Ω 外部驅(qū)動(dòng)電阻下不同驅(qū)動(dòng)模式的關(guān)斷特性對比Fig.13 Comparison of turn-off characteristics for different driving modes under 5 Ω external gate resistance

圖14 為不同驅(qū)動(dòng)模式下漏源極電壓vds的頻譜分析圖.由圖14 可知，vds電壓振蕩均在23 MHz 附近產(chǎn)生尖峰，低頻段的幅頻曲線基本一致.相比CGD，未優(yōu)化AGD 的vds頻譜幅值降低了4 dB，優(yōu)化AGD的vds頻譜幅值降低了9 dB，說明優(yōu)化AGD 能夠從源頭上減小高頻EMI.

圖14 不同驅(qū)動(dòng)模式下漏源極電壓vds頻譜分析Fig.14 Spectrum analysis of drain-source voltage vds for different driving modes

3.4 關(guān)斷軌跡優(yōu)化方法的適用性驗(yàn)證

為驗(yàn)證所提優(yōu)化方法及關(guān)斷軌跡預(yù)測模型對驅(qū)動(dòng)電阻的適用性，針對7.5 Ω 外部驅(qū)動(dòng)電阻進(jìn)行實(shí)驗(yàn)，計(jì)算獲得對應(yīng)優(yōu)化中間電平參數(shù)為vint=1.5 V、tdint=230 ns.相比5 Ω 外部驅(qū)動(dòng)電阻，優(yōu)化算法在7.5 Ω 外部驅(qū)動(dòng)電阻下計(jì)算的中間電平作用時(shí)間推遲且電平值減小.這是由于SiC MOSFET 在7.5 Ω外部驅(qū)動(dòng)電阻下關(guān)斷速度減慢，因此需向后推遲中間電平作用時(shí)間；相應(yīng)地，由于7.5 Ω 外部驅(qū)動(dòng)電阻下關(guān)斷損耗增加，關(guān)斷電壓尖峰有所降低，因此需施加相對較小的中間電平值以在有效降低SiC MOSFET 關(guān)斷電壓尖峰的同時(shí)，有效抑制關(guān)斷損耗的增加.

表7 為7.5 Ω 外部驅(qū)動(dòng)電阻下關(guān)斷損耗對比，圖15 為實(shí)驗(yàn)測量與模型計(jì)算結(jié)果對比.由表7 和圖15 可知，7.5 Ω 外部驅(qū)動(dòng)電阻下，模型計(jì)算結(jié)果仍具有較高準(zhǔn)確度，漏源極電壓尖峰、電壓變化率以及關(guān)斷損耗誤差預(yù)測均不超過5%.

表7 7.5 Ω 外部驅(qū)動(dòng)電阻下關(guān)斷損耗對比Tab.7 Comparison of turn-off loss under 7.5 Ω external gate resistancemJ

圖15 7.5 Ω 外部驅(qū)動(dòng)電阻下實(shí)驗(yàn)與模型結(jié)果對比Fig.15 Comparison of experimental and model results under 7.5 Ω external gate resistance

表8 為7.5 Ω 外部驅(qū)動(dòng)電阻下的關(guān)斷優(yōu)化特性對比.由表8 可知，相比于CGD，優(yōu)化AGD 的關(guān)斷電壓過沖降低了30%，而關(guān)斷損耗僅增加4.2%，對應(yīng)目標(biāo)函數(shù)為0.87，在增加較小關(guān)斷損耗的前提下，有效降低了SiC MOSFET 關(guān)斷電壓尖峰，從而減小了EMI.

表8 7.5 Ω 驅(qū)動(dòng)電阻下不同驅(qū)動(dòng)模式的關(guān)斷特性對比Tab.8 Comparison of turn-off characteristics for different driving modes under 7.5 Ω gate resistance

實(shí)驗(yàn)結(jié)果驗(yàn)證了所提優(yōu)化方法對驅(qū)動(dòng)電阻的適用性，所提優(yōu)化方法可實(shí)現(xiàn)不同驅(qū)動(dòng)電阻下優(yōu)化中間電平參數(shù)的計(jì)算，以保證SiC MOSFET 工作在關(guān)斷電壓尖峰和關(guān)斷損耗的優(yōu)化折衷點(diǎn).

4 結(jié)論

1）針對SiC MOSFET 有源驅(qū)動(dòng)電路中間電平優(yōu)化參數(shù)設(shè)計(jì)問題，提出一種基于關(guān)斷軌跡模型的關(guān)斷軌跡優(yōu)化方法.通過分析關(guān)斷過程機(jī)理并結(jié)合等效電流斜率思路，建立SiC MOSFET 關(guān)斷軌跡模型，利用基于目標(biāo)函數(shù)的關(guān)斷軌跡優(yōu)化方法以優(yōu)化權(quán)衡關(guān)斷電壓尖峰與關(guān)斷損耗，最后在不同驅(qū)動(dòng)電阻下進(jìn)行實(shí)驗(yàn)，SiC MOSFET 關(guān)斷特性得到改善.

2）經(jīng)實(shí)驗(yàn)驗(yàn)證，所建關(guān)斷軌跡模型具有較高的準(zhǔn)確性，最大誤差不超過10%.所提關(guān)斷軌跡方法明顯改善了SiC MOSFET 關(guān)斷特性：相比傳統(tǒng)驅(qū)動(dòng)CGD，優(yōu)化AGD 能在不同驅(qū)動(dòng)電阻下降低SiC MOSFET 關(guān)斷電壓尖峰并抑制關(guān)斷損耗的增加，驗(yàn)證了所提優(yōu)化方法的有效性以及在不同驅(qū)動(dòng)電阻下的適用性.