MRC:諧振時鐘數(shù)字集成全局功耗優(yōu)化方法①

賈 柯 楊 梁 王 劍③??

(?計算機體系結(jié)構(gòu)國家重點實驗室(中國科學(xué)院計算技術(shù)研究所)北京 100190)

(??中國科學(xué)院計算技術(shù)研究所 北京 100190)

(???中國科學(xué)院大學(xué) 北京 100049)

(????龍芯中科技術(shù)股份有限公司 北京 100190)

0 引言

當(dāng)前數(shù)字集成電路中,片上時鐘分布網(wǎng)絡(luò)(clock distribution network,CDN)的功耗占到芯片總功耗的55%[1]～70%[2]。諧振時鐘是一種常見的優(yōu)化片上時鐘分布網(wǎng)絡(luò)功耗的方法,其通過在電路中引入若干電感器件,構(gòu)造磁場能和電場能的相互轉(zhuǎn)化通路,從而有效降低芯片的時鐘功耗,被廣泛應(yīng)用于各種商業(yè)處理器中[3-4]。

但是,諧振電路在當(dāng)前數(shù)字化集成過程中存在以下問題。(1)諧振電路波形不再符合現(xiàn)有模型中“一維折線”原則。在集成電路的數(shù)字化抽象過程中,對于信號翻轉(zhuǎn)過程,通常使用一維折線波形進行擬合,并以此抽取出電路必要延時、傳輸時間等參數(shù)。如果將上述一維折線模型直接用于諧振電路,會導(dǎo)致諧振電路的關(guān)鍵信息丟失,無法對電路功耗等信息進行區(qū)分,例如,對于傳統(tǒng)諧振時鐘電路結(jié)構(gòu)[5],在不同電感值和不同互補金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor,CMOS)器件尺寸的組合下,電路完全可以具有相同的一維折線模型,彼此的功耗值情況卻可存在3 倍以上差距。(2)只考慮諧振部位的功耗情況無法獲得全局功耗最優(yōu)結(jié)果。當(dāng)諧振電路的功耗最優(yōu)時,往往其輸出信號充放電斜率較差,導(dǎo)致下一級單元的短路功耗嚴重。因此,如果按照傳統(tǒng)優(yōu)化思路[6],可能出現(xiàn)諧振處的功耗最優(yōu),而后續(xù)負載的功耗較差的情況,最終導(dǎo)致諧振時鐘網(wǎng)絡(luò)全局功耗優(yōu)化能力受限甚至惡化。

而當(dāng)前對電路性能估算較為準確的電路級仿真流程實現(xiàn)代價較大,以通用仿真工具Spice 為代表,雖然結(jié)果參考性強,但仿真時間較長,且對于大規(guī)模仿真任務(wù)容易失效,因此,無法有效集成到數(shù)字電路設(shè)計過程中。其余相關(guān)諧振電路模型研究主要從電路能域角度進行分析[7-9],并不適用于當(dāng)前更為廣泛使用的周期關(guān)斷式諧振時鐘電路(dead-timing controlling resonant clock,DRC)[10],無法準確挖掘電路的功耗優(yōu)化潛力。

本文從通用諧振時鐘結(jié)構(gòu)出發(fā),提出一種全局時鐘功耗優(yōu)化設(shè)計方法(modeling and optimization method for resonant clock circuits,MRC)。該方法首先給出一種諧振電路的折線化電路模型與功耗計算模型;其次,在此基礎(chǔ)上發(fā)展出一種可綜合考慮多級電路功耗情況的全局功耗優(yōu)化方案;最后,以DRC電路為例,對上述模型的計算結(jié)果進行分析。

1 相關(guān)工作

本節(jié)將對諧振電路的相關(guān)模型及計算簡化方案進行概括,諧振電路模型的研究主要目標為:(1)相比Spice 仿真,顯著提高電路迭代速度,降低電路延時、功耗等參數(shù)計算時間;(2)可用于確定電路驅(qū)動能力、電感大小、負載電容大小等參數(shù),對電路實現(xiàn)提供指導(dǎo);(3)可集成到數(shù)字電路設(shè)計流程,便于構(gòu)建單元庫文件。

相關(guān)研究中主要建模思路可以分為以下3 類。

(1)使用簡化公式收束求解區(qū)間,并依賴Spice仿真校正。

根據(jù)諧振電路性質(zhì),諧振周期T可以表示為T=2π,其中L和C分別對應(yīng)電路電感值和電容值。因此,可通過將待求解的復(fù)雜系統(tǒng)不斷簡化,向上述公式靠攏,進而按照上述公式對當(dāng)前實際系統(tǒng)進行求解。但是,由于在簡化過程中丟失了部分電路細節(jié),求解結(jié)果只是劃定了一個可能區(qū)間,需要在此區(qū)間內(nèi)使用Spice 仿真獲得精確解。相比直接使用Spice 進行精確遍歷,此方案可在一定程度上節(jié)約電路求解的迭代時間。例如,文獻[9,11]在構(gòu)建電感分布網(wǎng)絡(luò)時,每次迭代中均首先使用上述公式對目標電感值進行估算,然后在估算結(jié)果的基礎(chǔ)上使用Spice 仿真對可能參數(shù)進行評估。文獻[12]對3D 芯片中使用層間通孔構(gòu)建電感諧振結(jié)構(gòu)進行了研究,同樣依賴上述公式對目標電感值進行估計。

在上述方案基礎(chǔ)上,相關(guān)研究結(jié)合實際應(yīng)用環(huán)境對其進行了補充。文獻[13]進一步推導(dǎo)出其在變頻變壓環(huán)境下的變形算法,可以綜合考慮電感在不同工作頻率時的表現(xiàn),從而結(jié)合芯片不同工作頻率占比,確定最佳電感位置與大小。如圖1(a)所示,當(dāng)諧振頻率大于工作頻率時,可將電感L看作是分立器件L1與L2并聯(lián),其中L1和負載電容C構(gòu)成的并聯(lián)諧振周期與當(dāng)前時鐘周期一致,L2對應(yīng)變頻時鐘下多余電感參數(shù)帶來的負面影響。文獻[14]進一步考慮了時鐘連線對原始公式的影響。

圖1 現(xiàn)有諧振電路建模思路分類示意圖

上述方案中,原始諧振公式對復(fù)雜諧振系統(tǒng)只能做到初步估計,最終依舊依賴Spice 仿真,設(shè)計周期較長,且對于周期關(guān)斷式諧振時鐘電路等其他復(fù)雜諧振電路并不適用,大大限制了算法迭代的效率和適用度,也對電路設(shè)計環(huán)境提出更高的要求。

(2)基于相量法構(gòu)造系統(tǒng)傳遞函數(shù)。

文獻[8]根據(jù)諧振電路阻抗信息,建立電路傳遞函數(shù)H,當(dāng)系統(tǒng)傳遞函數(shù)在諧振角頻率ω處滿足|H(jω)|>>0.9 時,認為此時諧振電路的時鐘偏斜滿足要求?；诖朔桨?文獻[7]對無緩沖單元時鐘系統(tǒng)進行分析,并對系統(tǒng)的阻抗ZL進行計算,系統(tǒng)激勵模型如圖1(b)所示,將時鐘樹所在網(wǎng)絡(luò)看作雙端模組,要求系統(tǒng)滿足已有傳遞函數(shù)限制的前提下,盡量增加電源電阻,以減小系統(tǒng)功耗。

相量法是周期性電路的基礎(chǔ)分析方法之一,此方法計算簡便,在估算系統(tǒng)功耗信息時往往更加迅速,可以快速對電路相關(guān)參數(shù)進行評估。但是,相量法默認輸入信號為正弦函數(shù),與數(shù)字電路中的方波形式相差較大,難以表征信號真實斜率等時域信息。

(3)從時域角度建立波形函數(shù)。

文獻[15]假設(shè)諧振電路在振蕩周期的半周期處到達電源電平(圖1(c)),并對此過程的充電電流波形進行計算,從而將充電能量進一步定義為上述電流的積分結(jié)果,建立基于電路參數(shù)的功耗表達式。但是,上述假設(shè)并不現(xiàn)實:1)振蕩電路在半周期時到達的電平值并不確定,例如,當(dāng)電感寄生電阻較大時,振蕩電路所能恢復(fù)的最高點電平將小于系統(tǒng)電壓;當(dāng)電感寄生電阻較小時,振蕩電路在半周期處可能過充到一個超過系統(tǒng)電壓的電平值。因此,文中能量積分式的積分邊界無法籠統(tǒng)定義為半諧振周期對應(yīng)時間,電流波形表達式中的正弦項也無法直接換算為常數(shù),文中計算結(jié)果只是諧振電路的一個特例。2)系統(tǒng)諧振激勵的撤離時間可能對應(yīng)波形的任意位置,即便時刻檢查電感充電狀態(tài)、實時控制電感支路開關(guān),讓諧振激勵剛好在震蕩最高點時斷開電路也是十分困難的。

文獻[16]同樣要求半諧振周期時電路恰好完成滿擺幅充電或放電過程,為保證此約束,本文結(jié)合諧振波形,對開關(guān)器件的尺寸進行了規(guī)定。同時,本文進一步將電路功耗定義為在時鐘邊沿處,所有電阻上功耗和開關(guān)器件輸入功耗之和。因此,此方法只考慮諧振電路在時鐘邊沿處的功耗,忽略了諧振電路在電平保持時由電感支路造成的功耗損失,導(dǎo)致功耗估算不夠完整。

本文同樣從時域角度出發(fā),對電路波形函數(shù)進行分析,主要貢獻有:(1)提出一種可用于數(shù)字集成過程的電路分段模型,摒棄了已有研究中對諧振半周期充電結(jié)果的假設(shè),通過對關(guān)鍵電路波形狀態(tài)進行折線擬合,在保證可用于數(shù)字集成電路設(shè)計流程的前提下,相比傳統(tǒng)一維折線模型,顯著提高了諧振電路的擬合準確度。(2)給出全局電路功耗計算模型,本文相比已有研究,對于諧振級功耗,不僅考慮了模型在信號邊沿處的功耗損失,還引入了對波形電平保持狀態(tài)下的功耗觀察;對于全局功耗,不僅考慮諧振級本地功耗,還綜合考慮了引入諧振后系統(tǒng)上游和下游的功耗變化。從而構(gòu)建出更加完整、適用面更廣的諧振電路模型。

2 諧振電路模型及其簡化

本節(jié)將從DRC 電路入手,根據(jù)電路工作特征提出一種折線化電路簡化方法,并在此基礎(chǔ)上將模型推廣到其他諧振電路。2.1 節(jié)將對現(xiàn)有模型在計算功耗時的問題進行簡要說明,并基于此在2.2 節(jié)給出模型降階原則和公式解耦方法。

圖2 給出DRC 電路結(jié)構(gòu)及其對應(yīng)不同控制波形下的等效電路結(jié)構(gòu)。在一個時鐘周期內(nèi),按照輸入信號clk_p 和clk_n 的狀態(tài),電路可分解為:只有電感作用的諧振態(tài)(LC state)、上拉支路和電感支路同時作用的充電態(tài)(Up state)和下拉支路和電感支路同時作用的放電態(tài)(Down state) 3 種模式。電路在每個時鐘周期內(nèi),實現(xiàn)一次“諧振態(tài)-放電態(tài)-諧振態(tài)-充電態(tài)”循環(huán),2 個諧振態(tài)電路一致,具體波形情況由進入此狀態(tài)時的初始電容電壓和電感電流決定。表1 列出本文所有關(guān)鍵縮寫及對應(yīng)含義。

表1 本文所用符號查找表

圖2 DRC 電路在不同輸入信號下的3 種等效電路

2.1 已有模型的局限性

文獻[17]給出上述3 種狀態(tài)對應(yīng)電路波形表達式,在諧振態(tài)下,輸出端電壓波形為

在充電態(tài)和放電態(tài)下,輸出端電壓波形為

其中,p1和p2由電路參數(shù)RC、RL、Rn和Rp決定,A1和A2為由初始狀態(tài)決定的常數(shù)項,電路穩(wěn)定電平為:

根據(jù)電路基本性質(zhì),設(shè)電阻兩端電壓為uR(t),電阻消耗能量為JR=∫uR(t)2/Rdt。針對此積分關(guān)系,由于基于文獻[17]的完整電路模型式(1)和(2)無法獲得對應(yīng)符號積分表達式,且對其中的常數(shù)項A、β、A1和A2求解時只有數(shù)值解,即每周期波形求解均依賴上一周期結(jié)果,且各不相同,因此積分結(jié)果也只有數(shù)值解。只有通過遍歷所有情況才能獲得電路最佳狀態(tài),無法滿足數(shù)字集成電路設(shè)計時的快速迭代和直接求解要求。為使得功耗和電路參數(shù)之間的相對關(guān)系更加直接,本節(jié)將分析視角集中在電路常見狀態(tài),拋棄數(shù)字集成電路中不穩(wěn)定、不正確甚至導(dǎo)致后續(xù)電路失效的極端狀態(tài),對電路波形進行進一步降階化簡,進而獲得功耗和電路參數(shù)的直接表達式,以期更直觀地討論。

2.2 電路折線化簡化模型

波形化簡的思路為:(1)用特征起始狀態(tài)代替單次起始狀態(tài),將每周期計算過程解耦;(2)將上一節(jié)的曲線模型簡化為由若干直線構(gòu)成的折線模型,降低公式積分難度。下面將詳細討論3 種模式下對應(yīng)折線的斜率估算方式。

2.2.1 諧振態(tài)關(guān)鍵參數(shù)簡化

對于諧振態(tài),如圖3(a)所示,首先確定式(1)中常數(shù)項A和β的近似表達式,過程如下。在電路初始狀態(tài)為uC(0-)=V、iL(0-)=0 時,電路對應(yīng)常數(shù)解Aopt_LC和βopt為

圖3 DRC 電路波形降階原理示意圖

考慮到片上時鐘分布網(wǎng)絡(luò)往往具有低阻特性,且常見電感值L單位為nH,電容值C單位為pf,可得近似關(guān)系C(RL+RC)2<

在這里取sin(ωt+β)=0 時對應(yīng)時刻tLC_smax處的電路斜率,作為諧振態(tài)下折線斜率(圖3(a)實線),當(dāng)使用一次函數(shù)對諧振態(tài)的半周期進行擬合時,電路斜率SLC如下,易證其隨電感值單調(diào)增加:

其中f(L) 為僅和L相關(guān)的經(jīng)驗因子。

2.2.2 充電態(tài)和放電態(tài)關(guān)鍵參數(shù)簡化

對于充電態(tài),如圖3(b)所示,將波形簡化為由三段直線組成的折線圖,下文將依次給出三段折線斜率近似計算方式。當(dāng)C(RL+RC)2<

當(dāng)電路一階導(dǎo)數(shù)u′Up(t)=0 時,電壓上升到最高點UUp_1,此時對應(yīng)時刻tUp_1為

將式(7)與式(9)共同代回式(2)后,可解得充電態(tài)下電壓最高點UUp_1有:

至此,第1 段折線斜率可通過下式直接求得:

對于第2 段折線,其斜率可近似為電路二階導(dǎo)數(shù)u″Up(t)=0 時對應(yīng)的電路斜率,對應(yīng)時刻tUp_2為

其中p1和p2在式(7)、A1Up_opt和A2Up_opt在式(8)中求出,將tUp_2代回u″Up(t) 可得電路斜率SUp_2為

考慮到在數(shù)字集成電路中,負載端為下一級CMOS 的柵端,因此電路上升最高點UUp_1需小于工藝允許的最大工作電壓Vtechmax,也就是電路需要補充約束:

對于放電態(tài),當(dāng)設(shè)計滿足Rn≈Rp時,可對其關(guān)鍵參數(shù)進行如下簡化(參數(shù)定義見圖3):

3 功耗優(yōu)化模型MRC

本節(jié)在上一節(jié)給出的折線斜率的基礎(chǔ)上,提出一種全局功耗計算模型,將諧振電路作為中間級,從而綜合考慮諧振對前一級和后一級的影響。3.1 節(jié)給出模型定義,并推導(dǎo)出最小功耗目標函數(shù);3.2 節(jié)和3.3 節(jié)分別給出目標函數(shù)中2 個組成部分的具體功耗計算式;3.4 節(jié)將模型應(yīng)用于4 種常見諧振電路結(jié)構(gòu);3.5 節(jié)對MRC 的具體實現(xiàn)過程進行介紹。

3.1 全局功耗模型

為完整討論諧振電路在整體系統(tǒng)下的功耗模型,在這里考慮連續(xù)3 級反相器構(gòu)成的串聯(lián)電路構(gòu)成的系統(tǒng),如圖4 所示,其中諧振部分位于第2 級。按照是否在第2 級負載處掛接電感支路,將電路分為傳統(tǒng)無諧振模式RC 和諧振模式,并將后者按照第2 級輸入端是否短接為同一個信號,進一步分為傳統(tǒng)諧振時鐘電路(conventional resonant clock,CRC)[5]和周期關(guān)斷式諧振時鐘電路DRC 模式,表2 給出上述3 種電路的功耗對比結(jié)果。

表2 3 種電路對應(yīng)系統(tǒng)功耗計算式及比較結(jié)果

圖4 諧振電路系統(tǒng)功耗模型

整體系統(tǒng)功耗由輸入級功耗Pin、諧振級功耗PLC和負載級功耗Pload3 部分組成,因此上述3 級系統(tǒng)總功耗P可以表示為

其中,每一級器件功耗均可進一步拆分為[18]

其中f為時鐘頻率。上式根據(jù)產(chǎn)生功耗的原因?qū)⒚恳患壒倪M一步分為:(1)電路的翻轉(zhuǎn)(dynamic)功耗Pdyn,通過對負載電容CL進行周期性充放電產(chǎn)生。(2)反相器的短路(dissipation)功耗Pdp,在輸入信號的翻轉(zhuǎn)過程中,存在一段時間tSC使得上下CMOS 管均導(dǎo)通,從而產(chǎn)生電源和地之間的短路電流。文獻[18]中將此部分功耗近似為一個三角形,三角形的高主要取決于器件的飽和電流Ipeak,三角形的底邊為上下器件均導(dǎo)通的時間tSC。(3)反相器的靜態(tài)功耗Pstat,由CMOS 的漏電流Ileak決定,Ileak的大小取決于器件本身工藝和尺寸等參數(shù)。

基于上述定義,對于圖4 所示3 級反相器串聯(lián)系統(tǒng),當(dāng)3 級CMOS 器件尺寸確定時,有:

(1)對于翻轉(zhuǎn)功耗Pdyn,第1 級和第3 級驅(qū)動的負載電容相同,因此功耗相同;第2 級諧振級,對于CRC,電路功耗為π(Cwire+Cin)V2f/(2Q)[19],其中Q為電路品質(zhì)因數(shù),滿足Q≈ωL/(RC+RL);對于DRC,設(shè)在諧振態(tài)下負載電平在諧振態(tài)下震蕩反彈至VLC_end(圖3(c)中標出),因此依賴電源充電的電平差為V-VLC_end,剩余所需充電能量約為π(Cwire+Cin)(V-VLC_end)2f/(2Q),但由于電感支路的存在,電路會存在由電源向偏置電壓持續(xù)放電的過程,造成能量損失,因此實際功耗將大于上式。此部分將在3.2 節(jié)詳細討論。

(2)對于短路功耗Pdp,第1 級反相器的輸入信號斜率與各自負載在2 種模式下均一致,因此對應(yīng)短路功耗相同。第2 級由于DRC 電路下分開了PMOS 和NMOS 的開啟時間,從功能上保證短路功耗近似為0。第3 級反相器的輸入端由于前一級諧振電路的加入,不同的電感值和控制信號意味著不同的斜率,且常見情況下DRC 電路的充放電時間tSC(斜率)大于(小于)傳統(tǒng)電路,因此會造成第3 級反相器靜態(tài)功耗的增加。

(3)對于靜態(tài)功耗Pstat,由于2 種模式下晶體管參數(shù)相同,故系統(tǒng)靜態(tài)功耗均相同。

綜上,對于圖4 所示系統(tǒng),DRC 電路的功耗優(yōu)化問題可以定義為:在給定電路參數(shù)(各級器件尺寸,各級驅(qū)動負載電容Cp、Cn、Cwire、Cin、CL和時鐘頻率f)后,給出使得系統(tǒng)功耗最小的電感值L和諧振態(tài)對應(yīng)時間tDt。優(yōu)化目標函數(shù)如下:

其中Ipeak-3為第3 級負載級的飽和電流。上述目標函數(shù)表明,當(dāng)前系統(tǒng)的功耗主要由諧振級的翻轉(zhuǎn)功耗和負載級的短路功耗決定。

3.2 諧振級翻轉(zhuǎn)功耗表征

本節(jié)將給出圖4 中諧振級的翻轉(zhuǎn)功耗,也就是式(18)的前半部分的具體計算方式,考慮到時鐘電路充電過程主要集中在時鐘周期的正半周期,為簡化計算,下文將集中對時鐘正半周期的能量消耗過程進行討論。

根據(jù)2.2 節(jié),正半周期波形擬合為由4 段直線組成的分段函數(shù),各段能量流轉(zhuǎn)方向如圖5 所示。對應(yīng)能量消耗如下:(1)折線A(圖3(a)中標出)為諧振態(tài),其電壓上升完全依靠電感支路進行充能,無需電源進行能量補充;(2)折線B 處由電源和電感同時充電,二者分別在Rp和RL上發(fā)生能量消耗,由于后者主要來源為電感存儲的磁場能,為上周期存儲復(fù)用的部分,因此只考慮Rp處的能量消耗。(3)折線C 處由電源和負載同時向電感支路進行充電,因此同時考慮Rp和RL上的能量消耗。(4)折線D處負載電壓不變,因此負載支路電流為0,電路存在從電源到偏置電壓上的短路功耗。綜上,此階段能量可以表示為

圖5 電路正半周期能量流轉(zhuǎn)示意圖

其中tmax為電路在充電態(tài)上升到最高點的時間,有tmax=(UUp_1-SLCtDt-UDown_end)/SUp_2+tDt;UDown-end為正半周期的開始時刻電平,通過負半周期對應(yīng)3段直線聯(lián)立求解;bUp_1和bUp_2為充電態(tài)前兩段直線一次函數(shù)的常數(shù)項,對應(yīng)折線B 和C,分別有bUp_1=ULC_end-SUp_1tDt,bUp_2=UUp_1-SUp_2[(UUp_1-ULC_end)/SUp_1+tDt];tcons為電路進入充電態(tài)第3 段的時刻,對應(yīng)折線D,有tcons=(UUp-cons-bUp_2)/SUp_2。

故而系統(tǒng)功耗表達式(18) 中的第1 部分Pdyn-2(Cwire,Cin,Rp-2,Rn-2,f,tDt,L)=Jdyn-2f求得。

3.3 負載級短路功耗表征

本節(jié)將給出負載級的短路功耗,也就是式(18)后半部分的計算式,根據(jù)上文可知,此部分功耗與諧振級輸出信號傳輸時間tSC成正比,有:

設(shè)電平Uthp與Uthn分別為PMOS 和NMOS 的導(dǎo)通電平,因此對應(yīng)器件的激勵信號在上述電平之間的傳輸延時即為器件短路功耗的產(chǎn)生時間,故諧振級輸出信號導(dǎo)致下一級器件發(fā)生短路的時間tSC-DRC可通過下式計算:

為準確計算信號斜率,下面將對tSC-DRC隨電路諧振態(tài)時長tDt變化情況進行分類說明,隨著tDt逐漸增加,輸出波形斜率呈現(xiàn)圖6(a)中的5 種階段,其中②～④為電路允許狀態(tài),可以看出,tDt越大,諧振態(tài)的獨立充電時間越長。同時,為保證時鐘信號的單調(diào)性和穩(wěn)定性約束,應(yīng)避免圖7(a)①和⑤對應(yīng)2 種狀態(tài),需要對電路做出如下約束。

圖6 輸出波形及其斜率隨tDt變化關(guān)系示意圖

圖7 分段模型下4 種諧振電路折線波形示意圖

(1) 當(dāng)UDown_end>Uthn時(圖6(a)①),此時電路放電態(tài)的終止電平已經(jīng)超過了下一級的N 型金屬氧化物半導(dǎo)體(N-metal-oxide-semiconductor,NMOS)的開啟電平。這意味著在輸出信號需要保持低電平的階段,其波動已然超過下一級反相器的容忍值,也就是電路在電平保持階段下產(chǎn)生不定態(tài),發(fā)生功能錯誤。為避免此狀態(tài),因此電路需滿足:

(2) 當(dāng)UDown_end≤Uthn時,若tDt繼續(xù)增加,超過諧振態(tài)下的半周期長度時,此時輸出波形截取到的諧振態(tài)下的波形不再單調(diào)(圖6(a)⑤),同樣在設(shè)計時需避免。因此電路需滿足:

圖6(b)進一步給出電路在不同tDt下對應(yīng)的電路充放電斜率變化?？梢钥闯鲂甭试趦啥颂幊尸F(xiàn)平臺效應(yīng),對應(yīng)圖6(a)②和④狀態(tài);tDt越大,引入的諧振態(tài)波形越長,整體近似斜率越大,相應(yīng)負載級短路功耗越大,對應(yīng)圖6(a)③狀態(tài)。而對于諧振級,tDt越大,諧振態(tài)下充電到達的電平ULC_end越高,也就是剩余充電態(tài)下通過電源補充的能量越少,電路諧振級翻轉(zhuǎn)功耗越小。

3.4 本文模型下已有諧振電路性能對比

本小節(jié)對上文斜率模型在4 種諧振電路的應(yīng)用方式進行說明,包括:傳統(tǒng)諧振電路CRC、周期關(guān)斷式諧振電路DRC、脈沖激勵諧振電路(intermittent resonant clock,IRC)[20]和周期性開關(guān)電感支路電路(quasi-resonant clock,QRC)[21],如圖7 所示。(1)對于CRC 電路,即對應(yīng)諧振態(tài)時長為0,波形直接進入SUp_1對應(yīng)階段;(2)對于IRC 電路,波形先通過斜率-SLC放電,再通過SLC充電;(3)對于QRC 電路,波形在每個上升沿上按照SLC完成充放電。當(dāng)電路負載電容、電感和器件參數(shù)均相同時,電路器件具有相同的開關(guān)速度tMOS,性能比較結(jié)果如表3 所示。

表3 基于本文模型4 種諧振電路諧振級性能比較

可以看出,對于輸出波形斜率,當(dāng)SLC

對于電路功耗,均可套用式(19)對應(yīng)功耗計算式進行計算。CRC 和DRC 電路區(qū)別在于,DRC 電路在諧振態(tài)的輔助充能下,折線B 的起始充電電平高于CRC 對應(yīng)電平,因此具有更小的功耗;IRC 和QRC 均在電平保持狀態(tài)下完全斷開電感支路,因此只需要式(19)中折線B 對應(yīng)的功耗。同時,IRC 電路每周期電感支路開關(guān)1 次,QRC 電路開關(guān)2 次,因此前者相比后者只需一半電源充電功耗,即IRC電路只在輸出波形的上升沿處需要電源支路補充能量。綜上,IRC 電路功耗性能最佳,但是時鐘斜率和占空比最差。

3.5 MRC:諧振時鐘全局功耗優(yōu)化方法

本節(jié)在電路分段模型和電路功耗模型的基礎(chǔ)上歸納出一種諧振電路的功耗優(yōu)化方法MRC。

實現(xiàn)步驟如下。

(1) 輸入當(dāng)前電路參數(shù)Rp、Rn、RL、RC、C與US。

(2) 按照式(4)～(15)求出簡化折線模型中的UDown_end、ULC_end、UUp_1、UUp_2、UUp-cons和折線斜率SLC、SUp_1、SUp_2。

(3) 按照式(19)～(23)列出和tDt及L相關(guān)的功耗積分式。

(4) 求解式(18)對應(yīng)目標函數(shù),獲得功耗最佳時對應(yīng)電路工作參數(shù)。

上述實現(xiàn)方案的根本思路為:列出電路功耗表達式,并找到函數(shù)極小值對應(yīng)的解。當(dāng)將此方法應(yīng)用于傳統(tǒng)CRC 電路設(shè)計過程時,可省略諧振態(tài)對應(yīng)過程,由放電態(tài)直接進入充電態(tài)第1 階段,也就是對應(yīng)諧振態(tài)時間設(shè)置為0。

4 實驗與結(jié)果分析

本節(jié)對第2、3 節(jié)的模型擬合結(jié)果及諧振時鐘的功耗優(yōu)化方法MRC 計算結(jié)果進行介紹,具體內(nèi)容為:4.1 節(jié)將模型計算結(jié)果和Spice 仿真結(jié)果進行對比討論;4.2 節(jié)給出具體功耗優(yōu)化設(shè)計方法;4.3 節(jié)將使用優(yōu)化方法提取出的電路參數(shù)與Spice 仿真下的最優(yōu)化結(jié)果進行比較;4.4 節(jié)給出基于優(yōu)化參數(shù)實現(xiàn)的DRC 電路,相比其他結(jié)構(gòu)的功耗比較結(jié)果。

4.1 電路模型準確性仿真

4.1.1 波形擬合準確性仿真

為證明本文擬合方法的準確性,本文在12 nm Fin-FET 工藝上實現(xiàn)電路,并進行Spice 后仿,獲得對比結(jié)果;同時使用Matlab 實現(xiàn)本文模型,將模型計算結(jié)果和實際仿真結(jié)果進行對比,結(jié)果如圖8 所示,簡化后的折線波形可以準確反映電路趨勢。本文所提模型誤差在10%以內(nèi),和文獻[8]相同,但后者不適用于DRC 電路。

圖8 電路模型計算結(jié)果與Spice 后仿結(jié)果對比

上述誤差的主要來源有以下幾點。(1)針對曲線波形的折線化計算過程會抹去電路的高階信息,導(dǎo)致計算存在誤差。(2)諧振系統(tǒng)在上電后是一個逐漸穩(wěn)定的過程,往往需要5～10 個時鐘周期后方能進入穩(wěn)定狀態(tài)。本文選擇對穩(wěn)定后的波形進行擬合,因此,當(dāng)系統(tǒng)位于初始狀態(tài)時,模型誤差較大。(3)器件帶來的高階效應(yīng),CMOS 打開和關(guān)閉為一個漸進過程,在充電態(tài)-諧振態(tài)-放電態(tài)之間進行切換時不存在突變點,但在上述模型中按照突變進行處理。上述過程在波形中的占比較小,只在波形轉(zhuǎn)折處有一定影響,且與傳統(tǒng)數(shù)字電路設(shè)計的模型處理過程一致,因此在計算時忽略。

同時,Spice 仿真平均時間2 h,本文第2 節(jié)提出的簡化模型在Matlab 中仿真速度在0.4 s 左右,簡化后的模型相比Spice 仿真提速105倍。

4.1.2 功耗模型準確性仿真

本節(jié)對第3 節(jié)功耗模型Matlab 計算結(jié)果與電路實際Spice 仿真結(jié)果進行比較。

對于諧振級功耗,如圖9 所示,Matlab 計算結(jié)果與Spice 后仿結(jié)果趨勢一致,本文提出的計算式(18)和(19)可以較準確概括電路功耗來源。當(dāng)前結(jié)果誤差及產(chǎn)生原因有:(1)Matlab 整體功耗計算結(jié)果約為Spice 仿真結(jié)果的50%,這是因為計算公式中只包含電路翻轉(zhuǎn)功耗,而仿真結(jié)果中同時包括了電路的靜態(tài)功耗。但由于靜態(tài)功耗不隨電感值發(fā)生改變,因此模型計算結(jié)果和仿真結(jié)果趨勢吻合,簡化計算合理;(2)當(dāng)電感值較小時,Matlab 計算結(jié)果增長幅度小于Spice 仿真結(jié)果,這是因為當(dāng)電感較小時,電路品質(zhì)因數(shù)降低,電感支路對電源和偏置電壓的隔離效果變差,從電源到偏置電壓的放電功耗增加。但由于實際設(shè)計時對電路品質(zhì)因數(shù)存在要求,不會工作在此區(qū)間,因此此部分功耗的變化性質(zhì)在模型中省略。

圖9 本文提出的諧振功耗模型PLC與Spice 后仿結(jié)果對比

同時,從圖中可以看到,對于諧振級功耗:(1)在電感選值范圍兩端功耗較大,這是因為電感較小時,電路更快進入圖2(c)中折線D 對應(yīng)的耗電狀態(tài);而電感較大時,式(6)對應(yīng)的諧振充電斜率較小,來不及在tDt階段中依靠電感支路獨立完成對電路的充電。(2)tDt越大,最優(yōu)功耗越小,且最優(yōu)功耗對應(yīng)電感值逐漸增加,這是因為圖2 中由驅(qū)動電路和電感支路構(gòu)成的放電通路存在時間隨著tDt增加而減小,而較大電感形成的較緩充電斜率更適合大tDt情況。

對于負載級功耗,如圖10 所示,易見負載級功耗變化趨勢與圖9 諧振級相反,在電感選值范圍兩端功耗較小,這是因為:(1)當(dāng)電感較小時,電路完全依靠諧振電路進行充電,且對應(yīng)充電斜率可以達到較大水平;(2)當(dāng)電感較大時,在tDt階段內(nèi)不足以通過諧振到達負載的開啟電平,信號斜率完全取決于諧振級CMOS 的驅(qū)動能力(即Rp和Rn),由于數(shù)字集成電路時鐘網(wǎng)絡(luò)上的器件導(dǎo)通電阻一般較小,因此負載的短路功耗也較小。

圖10 本文提出的負載功耗模型Pload與Spice 后仿結(jié)果對比

綜上,負載級功耗和諧振級功耗隨電感值變化相反,根據(jù)二者在系統(tǒng)中的比例不同,系統(tǒng)功耗達到最優(yōu)時的電感值也不同。

4.2 基于MRC 的DRC 電路參數(shù)提取過程

與傳統(tǒng)時鐘網(wǎng)絡(luò)設(shè)計相比,DRC 諧振網(wǎng)絡(luò)的設(shè)計難點在于如何在已有數(shù)字電路基礎(chǔ)上選擇合適的電感L和諧振態(tài)時長tDt。本節(jié)首先利用MRC 模型給出驅(qū)動器件大小確定原則,在確定Rp和Rn后,進一步給出在不同負載C和時鐘頻率f下DRC 電路最佳工作L和tDt的確定依據(jù)。對于給定負載環(huán)境,即圖4 中諧振級總負載C和負載級單元尺寸確定時,系統(tǒng)功耗隨諧振級驅(qū)動器件大小的變化情況如圖11 所示?？梢钥吹街C振級功耗和負載級功耗隨不同驅(qū)動大小變化趨勢相反,例如:當(dāng)驅(qū)動器件電阻較小時,諧振級功耗較大,但此時由于諧振級信號斜率較大,對應(yīng)負載級功耗較小。因此,系統(tǒng)功耗最優(yōu)時對應(yīng)的諧振級驅(qū)動器件尺寸與負載級電路短路功耗在系統(tǒng)功耗中的占比相關(guān):當(dāng)負載電路單元數(shù)量較多時,選用較小的驅(qū)動電阻;當(dāng)負載電路單元數(shù)量較少時,選用較大的驅(qū)動電阻。

圖11 諧振級和負載級功耗隨驅(qū)動單元的變化情況示意圖

根據(jù)第3 節(jié)可知,在給定工作條件下,對式(18)進行求解,即可得對應(yīng)功耗最優(yōu)時的L和tDt,求解結(jié)果如圖12 所示。可以看出:(1)當(dāng)只考慮諧振級功耗(對應(yīng)圖中負載器件數(shù)量為0 時),負載電容C越大,最優(yōu)L越小,且對應(yīng)tDt越大;(2)隨著負載器件數(shù)量增加,負載級功耗在系統(tǒng)功耗中的占比逐漸增加,此時最優(yōu)電感值L先減小,tDt基本不變,此階段通過提高諧振頻率的方式提高電壓斜率,彌補負載短路功耗損失。當(dāng)負載級功耗繼續(xù)增加,逐漸占據(jù)主導(dǎo)后,電路趨向于選擇大L、小tDt的組合,即盡量依靠驅(qū)動單元進行充放電,保證信號維持在較大斜率水平。(3)隨著輸入信號工作周期的增加,L和tDt均逐漸增加,如圖中黑色虛線所示,也就是低頻時鐘下最優(yōu)L和tDt均位于較大水平。

圖12 不同時鐘周期和負載電容下,電路最優(yōu)電感值L 和諧振態(tài)時長tDt隨負載器件數(shù)量變化關(guān)系示意圖

4.3 MRC 模型提取結(jié)果及模型性能對比

圖13 給出電路功耗隨L和tDt三維變化示意圖,Spice 仿真結(jié)果中功耗最低點對應(yīng)參數(shù)為tDt=340 ps,L=7.5 nH,參數(shù)精確度取決于仿真精度,實驗中tDt仿真間隔為20 ps,L為0.5 nH;使用MRC方法實現(xiàn)的Matlab 運行結(jié)果為tDt=337 ps,L=7.65 nH,與Spice 仿真結(jié)果接近,且由于后者基于公式求解,因此精度相比Spice 更高。對于仿真時間,在上述仿真間隔下遍歷所有可能取值點,Spice仿真需要近40 h,而Matlab 運行時間不超過10 min。

圖13 系統(tǒng)功耗隨L 和tDt 的三維變化示意圖,曲面對應(yīng)Spice 仿真結(jié)果, f=1 GHz,RL=5 Ω,Rp=Rn=2 Ω,RC=2 Ω

同時,由圖13 中的虛線進一步可知:淺虛線為當(dāng)tDt一定時,功耗最小時對應(yīng)的L,當(dāng)tDt越大,對應(yīng)的最優(yōu)L越靠近圖像右下角,也就是對應(yīng)電感值越大;深色虛線為當(dāng)L一定時,功耗最小時對應(yīng)的tDt,同樣,L越大,獲得最小功耗時的tDt越大。

按照MRC 方法獲得的最優(yōu)L和tDt實現(xiàn)電路并進行后仿驗證,相比傳統(tǒng)無諧振模式RC 和傳統(tǒng)諧振模式CRC,在相同器件尺寸和驅(qū)動環(huán)境下電路功耗結(jié)果如圖14 所示?？梢钥闯? DRC 電路相比傳統(tǒng)無諧振RC 模式功耗優(yōu)化約45%,相比CRC 模式功耗優(yōu)化約33%;同等負載情況下,MRC 方法獲得的DRC 電路最佳電感值僅為CRC 電路的50%。

圖14 傳統(tǒng)無諧振模式RC、傳統(tǒng)諧振模式CRC 和帶關(guān)斷狀態(tài)諧振模式DRC 在不同負載情況下功耗對比(f=2.5 GHz)

表4 列出了近些年相關(guān)的諧振電路模型或計算方法與本節(jié)模型MRC 的特性對比。從適用電路角度,本文方法適用范圍更廣,對4 種基礎(chǔ)諧振電路均適用。同時提供折線模型方案,便于數(shù)字單元建庫時的數(shù)據(jù)壓縮和擬合集成,從而集成到數(shù)字集成電路的設(shè)計流程中。本文模型計算過程無需Spice 參與,可顯著提高系統(tǒng)優(yōu)化迭代速度,也簡化了分布式算法的設(shè)計難度。最后,由于本節(jié)模型從時域角度對電路波形進行計算,因此便于獲得電路斜率等時序信息,對系統(tǒng)的性能刻畫也更加完整。

表4 相關(guān)諧振電路模型特性對比

5 結(jié)論

本文提供了一種數(shù)字設(shè)計流程中諧振電路設(shè)計方案:首先針對時鐘諧振電路提出三段式波形簡化計算模型,計算精度達90%以上,相比Spice 仿真提速105倍;然后引入負載電路功耗,進一步給出功耗計算模型,將系統(tǒng)的各部分功耗與諧振時鐘的輸出斜率進行關(guān)聯(lián),計算結(jié)果可以準確模擬全電路功耗變化趨勢;最后,基于上述功耗最優(yōu)化公式給出諧振電路內(nèi)部關(guān)鍵參數(shù)(驅(qū)動器件大小、電感值L和諧振態(tài)時長等)的確定方法MRC?；贛RC 實現(xiàn)的DRC 電路,相比傳統(tǒng)RC 電路優(yōu)化功耗約45%,相比傳統(tǒng)CRC 諧振電路約為33%。本文提出的電路設(shè)計方法針對當(dāng)前主流諧振時鐘結(jié)構(gòu)提供了一種功耗優(yōu)化的設(shè)計流程,并為數(shù)字集成電路中的諧振集成電路設(shè)計提供理論指導(dǎo)與依據(jù)。