高速跳頻接收機(jī)方案設(shè)計(jì)

摘? 要：隨著干擾技術(shù)的快速發(fā)展，以及通信系統(tǒng)對(duì)抗截獲和抗干擾能力需求不斷提高，高速跳頻接收機(jī)的需求不斷增多。高速跳頻接收機(jī)對(duì)換頻時(shí)間要求比較苛刻，這是高頻跳頻接收機(jī)設(shè)計(jì)面臨的主要問題。文章從原理上對(duì)幾種常用接收機(jī)架構(gòu)進(jìn)行了對(duì)比和分析，指出了制約接收機(jī)換頻時(shí)間性能提升的主要原因，提出了基于射頻直接采樣架構(gòu)的高速跳頻接收機(jī)解決方案，對(duì)方案的基本架構(gòu)和設(shè)計(jì)思路進(jìn)行了闡述，并對(duì)方案的關(guān)鍵器件性能、達(dá)到的換頻時(shí)間、方案設(shè)計(jì)要點(diǎn)和關(guān)鍵指標(biāo)測(cè)試情況進(jìn)行了說明，可為同類通信產(chǎn)品的設(shè)計(jì)提供參考。

關(guān)鍵詞：跳頻通信；高速跳頻；換頻時(shí)間；射頻直接采樣；頻率合成；采樣率

中圖分類號(hào)：TN914.41? 文獻(xiàn)標(biāo)識(shí)碼：A? 文章編號(hào)：2096-4706（2023）19-0046-05

Design of High Speed Frequency Hopping Receiver Scheme

NIU Shaowu

（Guangzhou Haige Communications Group Co.， Ltd.， Guangzhou? 510663， China）

Abstract： With the rapid development of interference technology and the increasing demand of communication system for anti-interception and anti-interference capability， the demand of high-speed frequency hopping receiver is increasing. High-speed frequency hopping receivers require more rigorous frequency conversion time， which is the main problem in the design of high-frequency frequency hopping receivers. This paper makes a comparison and analysis of several common receiver architectures in principle， points out the main reasons that restrict the improvement of frequency conversion time performance of the receiver， puts forward a solution for high-speed frequency hopping receiver based on RF direct sampling architecture. It describes the basic architecture and design ideas of the scheme， and explains the performance of key components of the scheme， the achieved frequency conversion time， the design essentials of the scheme and the testing situation of key indicators. It can provide reference for the design of similar type of communication products.

Keywords： frequency hopping communication; high-speed frequency hopping; frequency conversion time; direct RF sampling; frequency synthesis; sampling rate

0? 引? 言

跳頻通信是通信常見的抗干擾通信方式。與定頻通信相比，跳頻通信雙方的工作頻率會(huì)根據(jù)設(shè)備內(nèi)偽隨機(jī)碼發(fā)生器數(shù)值計(jì)算出的頻率進(jìn)行有規(guī)律的跳變。只要對(duì)方不清楚跳頻通信工作頻率的跳變規(guī)律，通信的內(nèi)容很難被截獲。跳頻通信還具有抗干擾能力，即使大部分工作頻率被干擾了，跳頻通信還可以在未被干擾的工作頻率上進(jìn)行信息傳輸。跳頻通信因其良好的抗截獲和抗干擾能力，在戰(zhàn)術(shù)通信中被廣泛應(yīng)用。

隨著跳頻通信方式的發(fā)展，跟蹤干擾應(yīng)運(yùn)而生。跟蹤干擾是通過對(duì)跳頻信號(hào)進(jìn)行偵察、檢測(cè)，并在相應(yīng)頻點(diǎn)施加干擾信號(hào)來干擾跳頻通信。為了提高抗干擾能力，跳頻通信需要更高的跳頻速度來應(yīng)對(duì)快速的跟蹤干擾。每秒幾千跳的中高速跳頻接收機(jī)相對(duì)比較容易實(shí)現(xiàn)，但對(duì)于跳頻速率超過每秒一萬次或更高跳速的高速跳頻接收機(jī)，由于射頻電子元器件的固有特性，實(shí)現(xiàn)相對(duì)比較困難。

本文分析了常用接收機(jī)架構(gòu)的特點(diǎn)和高速跳頻接收機(jī)的難點(diǎn)，提出了基于國產(chǎn)射頻直接采樣收發(fā)芯片的高速跳頻接收機(jī)的實(shí)現(xiàn)方案，并對(duì)實(shí)現(xiàn)方案要點(diǎn)進(jìn)行了闡述，同時(shí)還給出了實(shí)現(xiàn)方案的測(cè)試情況，可為高速跳頻通信技術(shù)的發(fā)展提供技術(shù)支撐。

1? 接收機(jī)換頻時(shí)間分析

跳頻通信時(shí)每個(gè)頻點(diǎn)跳頻通信時(shí)間包括駐留時(shí)間和換頻時(shí)間兩部分。一個(gè)跳頻周期內(nèi)換頻時(shí)間越短，駐留時(shí)間越長，說明接收機(jī)用來傳輸有用信息的時(shí)間越長，信息傳遞效率越高。駐留時(shí)間和換頻時(shí)間的跳頻時(shí)序如圖1所示。每秒一萬跳的高速跳頻接收機(jī)每個(gè)頻點(diǎn)的駐留時(shí)間和換頻時(shí)間的總時(shí)間為1/10 000 s，即100 μs。按照跳頻通信通常要求，換頻時(shí)間占一跳通信時(shí)間的十分之一左右，即每秒一萬跳的高速跳頻接收機(jī)換頻時(shí)間要小于10 μs，通信駐留時(shí)間為90 μs。

2? 接收機(jī)架構(gòu)論證

2.1? 接收機(jī)架構(gòu)分析

超高速跳頻接收機(jī)換頻時(shí)間設(shè)計(jì)是難點(diǎn)。接收機(jī)架構(gòu)有很多種，接收機(jī)結(jié)構(gòu)一些固有特點(diǎn)已經(jīng)決定了有些接收機(jī)結(jié)構(gòu)很難滿足超高速跳頻的換頻時(shí)間要求。

根據(jù)變頻方式和中頻頻率的不同，接收機(jī)可分為超外差接收機(jī)、零中頻接收機(jī)、鏡像抑制接收機(jī)和射頻直接采樣接收機(jī)。以下分別對(duì)幾種接收機(jī)結(jié)構(gòu)做簡單的介紹和分析。

2.1.1? 超外差架構(gòu)

超外差結(jié)構(gòu)信號(hào)通路上一般包括選頻濾波器、低噪放LNA（Low Noise Amplifier）、混頻器、中頻放大器和中頻濾波器等電路。超外差結(jié)構(gòu)是比較經(jīng)典的接收機(jī)結(jié)構(gòu)，應(yīng)用范圍廣，架構(gòu)成熟，性能高。超外差架構(gòu)分為射頻和中頻兩部分，甚至還可以有多個(gè)中頻，方便進(jìn)行增益分配，實(shí)現(xiàn)良好的系統(tǒng)動(dòng)態(tài)范圍。選頻濾波器的合理設(shè)計(jì)，可有效濾除中頻和像頻干擾；中頻頻率的合理選擇，可以實(shí)現(xiàn)優(yōu)良的系統(tǒng)雜散性能；系統(tǒng)的帶寬主要取決于中頻濾波器帶寬，帶寬越窄，越可以發(fā)揮模數(shù)轉(zhuǎn)換器（Analog to Digital Converter， ADC）的性能。超外差架構(gòu)接收機(jī)原理圖框圖如圖2所示。

超外差結(jié)構(gòu)接收機(jī)電路相對(duì)復(fù)雜，主要體現(xiàn)在射頻前端比較復(fù)雜，需要選頻濾波器、放大器、混頻器、本振、自動(dòng)增益控制電路等組成，對(duì)于高速跳頻的接收機(jī)來說，超外差結(jié)構(gòu)的最主要缺點(diǎn)在于它的本振換頻速度不夠快，很難滿足換頻時(shí)間10 μs的高速跳頻需求。

本振常用的頻率合成有直接模擬頻率合成DAS（Direct Analog Frequency Synthesis）、直接數(shù)字頻率合成DDS（Direct Digital Frequency Synthesis）和鎖相式頻率合成技術(shù)PLL（Phase-Locked Loop）等。這幾種頻率合成技術(shù)中DAS和PLL技術(shù)，由于器件固有特性，很難達(dá)到換頻時(shí)間10 μs以下的技術(shù)要求。有的方案會(huì)采用乒乓環(huán)的方案實(shí)現(xiàn)減小換頻時(shí)間，但乒乓環(huán)電路存在電路復(fù)雜，以及負(fù)載牽引等一系列問題。DDS采用是數(shù)字處理技術(shù)，它的優(yōu)點(diǎn)是變頻速度快，相位噪聲低，頻率精度高；缺點(diǎn)是帶寬較窄，輸出的雜散分量較高，可用的帶寬被限制在參考時(shí)鐘頻率的40%以下，很難在寬帶內(nèi)實(shí)現(xiàn)高速跳頻。

2.1.2? 零中頻架構(gòu)

零中頻架構(gòu)接收機(jī)信號(hào)通路上主要有選頻濾波器、低噪放LNA、混頻器、本振信號(hào)、低通濾波器和模數(shù)轉(zhuǎn)換器等電路。零中頻架構(gòu)接收機(jī)的本振信號(hào)與射頻信號(hào)頻率相同，故中頻頻率為零赫茲。零中頻結(jié)構(gòu)接收機(jī)原理框圖如圖3所示。

零中頻架構(gòu)接收機(jī)是一種結(jié)構(gòu)簡單，成本和體積相對(duì)較低的接收機(jī)架構(gòu)。近年來隨著高集成射頻收發(fā)芯片的快速發(fā)展，零中頻接收機(jī)被廣泛使用。零中頻接收機(jī)固有的直流偏移問題、二階失真問題和閃爍噪聲問題均可以通過一定方式進(jìn)行解決。但對(duì)于高速跳頻接收機(jī)來說，目前市面上通用的收發(fā)芯片內(nèi)部的本振信號(hào)換頻時(shí)間在15 μs左右，很難滿足換頻時(shí)間10 μs以內(nèi)的要求。

2.1.3? 鏡像抑制架構(gòu)

鏡像抑制架構(gòu)接收機(jī)是為了解決超外差架構(gòu)接收機(jī)存在的鏡像頻率干擾問題。鏡像抑制架構(gòu)接收機(jī)的原理是通過增加混頻的復(fù)雜度從而超外差架構(gòu)接收機(jī)的鏡像干擾，從而減少超外差結(jié)構(gòu)接收機(jī)對(duì)鏡像濾波器的依賴。鏡像抑制架構(gòu)接收機(jī)原理圖框圖如圖4所示。

鏡像抑制架構(gòu)接收機(jī)可以很好地抑制像頻干擾，具有很高的接收機(jī)像頻抑制能力。但鏡像抑制架構(gòu)接收機(jī)和超外差架構(gòu)接收機(jī)存在同樣的問題，頻率合成器換頻時(shí)間很難達(dá)到10 μs以內(nèi)。

2.1.4? 射頻直接采樣架構(gòu)

射頻直接采樣架構(gòu)接收機(jī)原理框圖如圖5所示。它主要包括選頻濾波器、高速ADC和數(shù)字下變頻模塊等。按照奈奎斯特采樣定理，射頻直接采樣架構(gòu)接收機(jī)要求ADC的采樣頻率要足夠高，采樣頻率必須是被采樣信號(hào)帶寬的兩倍以上，才能無損地還原基帶信號(hào)，否則會(huì)發(fā)生信號(hào)混疊失真。ADC前邊帶通濾波器的帶寬必須根據(jù)ADC的采樣時(shí)鐘頻率決定。ADC采樣后的數(shù)據(jù)通過數(shù)字下變頻的方式實(shí)現(xiàn)基帶信號(hào)的還原。數(shù)字下變頻部分使用數(shù)控振蕩器NCO（Numerically Controlled Oscillator）的作用是產(chǎn)生正交的數(shù)字本振信號(hào)。數(shù)字本振信號(hào)和ADC采樣的數(shù)字有用信號(hào)進(jìn)行混頻?；祛l換頻后的信號(hào)經(jīng)過數(shù)字低通濾波器后，濾除基帶以外的混頻產(chǎn)物，經(jīng)數(shù)字低通濾波器濾波后產(chǎn)生正交I路和Q路兩路信號(hào)，并被送到解調(diào)器進(jìn)行相應(yīng)解調(diào)處理。

射頻直接采樣架構(gòu)接收機(jī)結(jié)構(gòu)是最符合軟件無線電結(jié)構(gòu)的接收機(jī)，它結(jié)構(gòu)最為簡潔，軟件化程度更高、更靈活，最接近理想的軟件無線電設(shè)備。射頻直接采樣架構(gòu)接收機(jī)把射頻電路部分的器件數(shù)量減少到最少。有用射頻接收信號(hào)經(jīng)天線進(jìn)入接收通路后，僅需要經(jīng)過簡單的濾波和放大后就被送給ADC進(jìn)行采樣，根本無須進(jìn)行模擬混頻，不存在混頻時(shí)產(chǎn)生的雜散和干擾信號(hào)。數(shù)字下變頻器DDC（Digital Down Conversion）處理的信號(hào)為數(shù)字信號(hào)。在數(shù)字域?qū)崿F(xiàn)下變頻，技術(shù)比較成熟，比較容易實(shí)現(xiàn)。數(shù)字域下變頻算法多種多樣，成本低，速度快。射頻直接采樣缺點(diǎn)是結(jié)構(gòu)對(duì)ADC轉(zhuǎn)換器的性能要求高，對(duì)后續(xù)信號(hào)處理芯片的處理速度要求也較高。

2.2? 接收機(jī)架構(gòu)選擇

通過針對(duì)上述接收機(jī)進(jìn)行對(duì)比分析，超外差架構(gòu)、零中頻結(jié)構(gòu)、鏡像抑制架構(gòu)的接收機(jī)由于換頻時(shí)間受限，很難滿足換頻時(shí)間小于10 μs的高速跳頻接收機(jī)的要求。各種接收機(jī)結(jié)構(gòu)的優(yōu)缺點(diǎn)如表1所示。

近年來隨著高性能ADC和高性能處理器越來越成熟，射頻直接采樣架構(gòu)接收機(jī)越來越多被廣泛應(yīng)用。射頻直接采樣接收機(jī)模擬部分無須混頻電路，數(shù)字下變頻器中的數(shù)控振蕩器NCO為數(shù)字信號(hào)，數(shù)字域下變頻內(nèi)部實(shí)現(xiàn)簡單，速度快，換頻時(shí)間為納秒級(jí)別，是高速跳頻接收機(jī)比較理想的架構(gòu)選擇。

3? 高速跳頻接收機(jī)方案設(shè)計(jì)

射頻直接采樣架構(gòu)高速跳頻接收機(jī)方案原理框圖如圖6所示。該方案核心ADC器件選用杭州城芯科技的高集成芯片CX8142。

高速跳頻接收機(jī)天線接收下來的射頻信號(hào)，經(jīng)過960～1 224 MHz帶通濾波器濾除帶外無用信號(hào)，經(jīng)IQ解調(diào)器后，通過固定本振，將960～1 224 MHz變換為頻率為DC～264 MHz兩路IQ信號(hào)，IQ信號(hào)經(jīng)濾波和可調(diào)增益放大器放大后送給ADC器件CX8142進(jìn)行信號(hào)處理，通過CX8142實(shí)現(xiàn)高速跳頻設(shè)計(jì)。

3.1? 核心器件性能分析

CX8142是一款集成兩路高速高精度模數(shù)轉(zhuǎn)換器ADC、兩路數(shù)模轉(zhuǎn)換器DAC、低噪聲頻率綜合器以及基于JESD204B子類1標(biāo)準(zhǔn)SerDes接口的中頻、射頻信號(hào)處理芯片，芯片功能框圖如圖7所示。單通道功耗小于0.5 W，相對(duì)于三顆分立器件搭建的硬件，其具備的高集成度、低功耗特性大大降低了系統(tǒng)的面積和功耗開銷。CX8142中ADC為14-bit，最高采樣率可達(dá)750 MS/s，在500 MS/s采樣條件下，80 MHz

輸入條件下SFDR設(shè)計(jì)達(dá)到-80 dBc，在200 MHz輸入條件下SFDR為-75 dBc；DAC的采樣率為14-bit的，最高采樣率為3 GSPS，輸出功率最高可達(dá)6 dBm，在80 MHz輸入條件下SFDR為-80 dBc，在200 MHz輸入條件下SFDR為75 dBc。ADC和DAC支持片內(nèi)提供頻率源和外供頻率源兩種模式，其中內(nèi)置頻率綜合器時(shí)鐘抖動(dòng)為120 fs。高速串口最大速率為15 Gbit/s并具備均衡、擺幅調(diào)節(jié)等功能。

3.2? 換頻時(shí)間分析

CX8142芯片內(nèi)集成的DDS對(duì)0～2π作16位量化，采用直接旋轉(zhuǎn)cordic，高效實(shí)現(xiàn)不同相位點(diǎn)的三角函數(shù)值求解；該技術(shù)首先通過折疊技術(shù)將0～2π折疊限定在0～π/4范圍內(nèi)，接著采用查找表進(jìn)行角度細(xì)化，然后根據(jù)數(shù)學(xué)量化分析得到細(xì)化后的較小角度量化補(bǔ)碼，直接按每位二進(jìn)制值進(jìn)行2-i角度免縮放因子單向旋轉(zhuǎn)。每次旋轉(zhuǎn)方向比較確定，使迭代次數(shù)有效減少，過程處理時(shí)間大大縮短；從而降低電路面積，降低雜散。采用48 bits的相位控制字在每個(gè)時(shí)鐘周期內(nèi)和相位累加器內(nèi)的相位進(jìn)行累加，累加的結(jié)果高16 bits作為一個(gè)尋址地址，從對(duì)應(yīng)的0～2π的量化結(jié)果中正弦余弦值，從而提高NCO的精度；采用小數(shù)補(bǔ)償技術(shù)進(jìn)一步提高了相位控制字的精度；信號(hào)混頻時(shí)，采用三個(gè)乘法器實(shí)現(xiàn)了復(fù)數(shù)乘法，和傳統(tǒng)的復(fù)數(shù)乘法相比節(jié)省了25%的硬件開銷。

采用并行數(shù)據(jù)處理技術(shù)，配合DAC模塊能夠輸出兩倍系統(tǒng)鐘采樣率的信號(hào)（2 fs），同時(shí)提高混頻器的混頻頻率；NCO模塊可以在一個(gè)系統(tǒng)鐘周期內(nèi)實(shí)現(xiàn)連續(xù)兩次的相位累加，從而輸出連續(xù)的兩個(gè)相位的正弦和余弦信號(hào)值和輸入信號(hào)進(jìn)行混頻，提高輸出信號(hào)的混頻頻率；采用延時(shí)更新技術(shù)，每次更改頻率需要寫六個(gè)地址寄存器，從reg0～reg5依次寫入，只有最后一個(gè)寄存器（reg5）被寫入數(shù)據(jù)時(shí)，頻率控制字才會(huì)更新；從而實(shí)現(xiàn)了存在6個(gè)地址中的48 bits頻率控制字進(jìn)行瞬態(tài)切換，從而實(shí)現(xiàn)NCO的相位連續(xù)，換頻時(shí)間快。NCO換頻時(shí)間小于0.5 μs，跳頻速率可達(dá)15萬跳以上。

3.3? AD降采樣設(shè)計(jì)

接收機(jī)工作頻段為960～1 224 MHz，為了方便對(duì)信號(hào)進(jìn)行處理，在AD采樣之前需要先采用固定頻率對(duì)信號(hào)頻譜搬移至下DC～264 MHz。CX8142芯片最高采樣率750 MS/s，為了優(yōu)化性能，如果使用500 MS/s采樣頻率采樣DC～264 MHz帶寬的信號(hào)，采樣率偏低，對(duì)基帶FPGA基帶處理速度要求很高。因此本方案在信道變頻部分采用IQ正交解調(diào)器的方案，先將射頻信號(hào)下變頻為兩路IQ信號(hào)，再進(jìn)行ADC采樣，這樣采樣帶寬可降低一半，F(xiàn)PGA處理速度要求也對(duì)應(yīng)降低，方案實(shí)現(xiàn)難度降低，可靠性也會(huì)得到保證。

3.4? 關(guān)鍵指標(biāo)測(cè)試情況

在射頻直接高速跳頻接收機(jī)方案中，接收機(jī)性能主要取決于CX8142芯片性能。CX8142的關(guān)鍵指標(biāo)測(cè)試情況如下。

3.4.1? 無雜散動(dòng)態(tài)范圍指標(biāo)測(cè)試情況

在采樣率為500 MHz，ADC滿幅電壓Vpp為1.8 V，輸入典型工作頻率為150.7 MHz，輸入功率分別為-1 dBFS、-2 dBFS、-3 dBFS、-4 dBFS時(shí)，CX8142的無雜散動(dòng)態(tài)范圍（SFDR）如表2所示。

3.4.2? ADC的本底噪聲測(cè)試情況

在ADC滿幅電壓Vpp為1.8 V，不同采樣頻率時(shí)，CX8142的本底噪聲測(cè)試情況如表3所示。

除了良好的無雜散動(dòng)態(tài)范圍和本底噪聲外，CX8142芯片內(nèi)部數(shù)字混頻器NCO可實(shí)現(xiàn)信號(hào)的上下變頻，支持五種跳頻模式，五種模式包括相位連續(xù)跳頻、相位不連續(xù)跳頻、相位連續(xù)快速同步跳頻、相位不連續(xù)快速跳頻和相位相干跳頻。本方案采用相位連續(xù)跳頻方式，頻率控制字只有在最后一個(gè)相位控制字更新之后才會(huì)更新相位控制字，且相位控制字切換之后，NCO輸出的相位連續(xù)，換頻時(shí)間為0.5 μs以內(nèi)，跳頻速率可達(dá)15萬跳，滿足換頻時(shí)間10 μs的高速跳頻要求。

4? 結(jié)? 論

針對(duì)高速跳頻接收機(jī)換頻時(shí)間要求苛刻這一難題，本文分析了常用接收機(jī)架構(gòu)的特點(diǎn)和高速跳頻接收機(jī)的實(shí)現(xiàn)難點(diǎn)，提出了基于CX8142的射頻直接采樣高速跳頻接收機(jī)的解決方案。文章不僅對(duì)方案采用的關(guān)鍵器件性能和方案設(shè)計(jì)要點(diǎn)進(jìn)行了詳細(xì)闡述，還對(duì)高速跳頻接收機(jī)的關(guān)鍵指標(biāo)測(cè)試情況進(jìn)行了說明，可為同類通信產(chǎn)品的設(shè)計(jì)提供參考。

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作者簡介：牛紹伍（1977—），男，漢族，安徽宿州人，高級(jí)工程師，本科，研究方向：無線通信系統(tǒng)。

收稿日期：2023-04-13