基于數(shù)字中頻預(yù)處理專用芯片的SiP設(shè)計

張 帆

基于數(shù)字中頻預(yù)處理專用芯片的SiP設(shè)計

張 帆

（中國電子科技集團(tuán)公司第二十研究所，西安 710068）

隨著電子科學(xué)技術(shù)的快速發(fā)展，系統(tǒng)級封裝（SiP）技術(shù)成為實現(xiàn)信號處理系統(tǒng)小體積、輕重量、低功耗及低成本方面要求的又一有效途徑。針對數(shù)字中頻預(yù)處理應(yīng)用要求，提出了一種將波形產(chǎn)生、數(shù)字濾波處理、數(shù)字信號上傳和下發(fā)及時鐘和同步等復(fù)雜預(yù)處理功能集成設(shè)計的方法，采用PBGA225封裝形式，大大縮小了系統(tǒng)體積和功耗。

中頻預(yù)處理專用芯片；系統(tǒng)級封裝；微系統(tǒng)仿真

0 引言

隨著電子科學(xué)技術(shù)的快速發(fā)展，工業(yè)、軍工等行業(yè)對半導(dǎo)體芯片的輕重量、低成本、小型化以及性能的要求越來越高，先進(jìn)的制造工藝水平和模塊化的系統(tǒng)架構(gòu)同樣促使信號預(yù)處理系統(tǒng)的設(shè)計思想發(fā)生了根本性的變化。系統(tǒng)級封裝（System in Package，SiP）技術(shù)是一種可以把多種功能芯片在有限空間外殼中結(jié)合成整體系統(tǒng)的封裝技術(shù)，在功能上實現(xiàn)信息感知、傳輸、處理、分析、決策和執(zhí)行的融合，在信號預(yù)處理系統(tǒng)中采用SiP設(shè)計技術(shù)，能夠在有限空間中保持系統(tǒng)存儲大小和性能指標(biāo)不變，同時還能降低系統(tǒng)的尺寸、重量以及能耗，這對信號預(yù)處理系統(tǒng)的小型化、高可靠性、高性能以及輕量化等方面具有重大意義[1-4]。

中頻數(shù)字接收機因其性能優(yōu)秀、靈活性強，目前廣泛應(yīng)用于各種無線電接收系統(tǒng)[5]。以某相控陣?yán)走_(dá)陣面系統(tǒng)為例，其框圖如圖1所示，發(fā)射時，數(shù)字子陣負(fù)責(zé)將一路數(shù)字基帶信號，經(jīng)過數(shù)字預(yù)處理和數(shù)模變換（Digital to Analog Convertor，DAC），兩次上變頻及一系列放大之后，功分至發(fā)射/接收組件（Transmitter and Receiver，T/R），經(jīng)末級功放推動后，由寬帶微帶天線輻射至空間；接收時，對回波信號經(jīng)多路T/R通道后，合成為一路回波信號，然后再經(jīng)過兩次下變頻及系列放大后產(chǎn)生中頻信號送至數(shù)字子陣，經(jīng)由模數(shù)轉(zhuǎn)換（Analog to Digital Convertor，ADC）、數(shù)字下變頻及預(yù)處理后將數(shù)據(jù)流通過光纖傳送給數(shù)字波束形成及信號處理分機。

圖1 陣面系統(tǒng)組成框圖

當(dāng)前雷達(dá)陣面系統(tǒng)中數(shù)字子陣主要通過分立器件在硬件電路板實現(xiàn)，其基本功能框圖如圖2所示，主要采用現(xiàn)場可編程邏輯器件（Filed- Programmable Gate Array，F(xiàn)PGA）、ADC、DAC及鎖相環(huán)芯片（Phase Locked Loop，PLL）等核心元器件實現(xiàn)寬帶數(shù)字信號的波形產(chǎn)生、數(shù)字濾波處理、數(shù)字信號的上傳和下發(fā)及時鐘和同步等復(fù)雜預(yù)處理功能[6-7]。該解決方案體積大、功耗高，最重要的是無法滿足陣面級高精度同步的要求，嚴(yán)重影響了雷達(dá)性能和精度；以某型小型化數(shù)字子陣模塊為例，該解決方案外形尺寸300 mm×800 mm×8 mm左右，功耗約8 W，在動輒上裝近千個數(shù)字子陣模塊的系統(tǒng)中，體積和散熱成為限制系統(tǒng)指標(biāo)進(jìn)一步優(yōu)化的瓶頸[8]。

圖2 當(dāng)前成熟數(shù)字子陣原理框圖

采用微系統(tǒng)設(shè)計方法，以數(shù)字中頻預(yù)處理專用芯片為基礎(chǔ)，搭配成熟模擬變頻芯片及必要的外圍存儲和阻容網(wǎng)絡(luò)，在單個封裝內(nèi)實現(xiàn)數(shù)字中頻預(yù)處理系統(tǒng)核心功能，將大大減小數(shù)字子陣系統(tǒng)體積，滿足數(shù)字子陣的小型化、輕型化設(shè)計需求；在功耗和成本優(yōu)化方面成效顯著。基于中頻預(yù)處理的SiP系統(tǒng)原理框圖如圖3所示。

圖3 基于中頻預(yù)處理芯片的SiP原理框圖

1 研制流程概述

SiP設(shè)計開發(fā)步驟主要包括方案設(shè)計及驗證、基板和封裝設(shè)計、制造加工共三部分[9]，本文主要完成方案和設(shè)計兩部分。

方案設(shè)計及驗證主要包含原理樣機驗證和原型樣機驗證兩部分，以當(dāng)前成熟產(chǎn)品為測試硬件平臺，依托FPGA實現(xiàn)數(shù)字預(yù)處理功能，主要驗證整體系統(tǒng)方案的可行性；原型系統(tǒng)驗證為以封裝片為硬件載體形式，搭建自研芯片+模擬變頻芯片+FLASH的測試硬件平臺，進(jìn)行SiP方案驗證。

基板及封裝設(shè)計主要包括原理圖設(shè)計、封裝設(shè)計和仿真驗證三部分，原理圖設(shè)計主要包含互連關(guān)系設(shè)計、供電方案設(shè)計等，封裝設(shè)計主要包含布局設(shè)計、基板設(shè)計、走線設(shè)計和鍵合方式設(shè)計等，仿真驗證主要包含熱、電、機械性能仿真等，最終生成可用于加工制造的基板數(shù)據(jù)和封裝加工要求。研制流程圖具體如圖4所示。

圖4 研制流程

2 方案設(shè)計及驗證

原型驗證系統(tǒng)主要完成SiP系統(tǒng)功能驗證，最終制定SiP具體實施方案，在初樣研制階段，SiP原理圖設(shè)計過程中，通過對系統(tǒng)功能分析，結(jié)合裸芯應(yīng)用電路分析，最終完成SiP原理圖設(shè)計，主要包括內(nèi)部互連關(guān)系、電源分配、外部接口設(shè)計、外部引腳（Ballmap）文件制定、測試接口規(guī)劃、外部應(yīng)用電路分析及初步確定等。在原理圖設(shè)計過程中，需要隨時通過原型驗證系統(tǒng)對SiP原理圖進(jìn)行驗證。

原理圖設(shè)計完成后，通過基板版圖設(shè)計及仿真，確定最終的基板制造方案，主要完成基板尺寸規(guī)劃、裸芯疊層設(shè)計、電源規(guī)劃及分析、基板走線及電性能仿真，并通過熱、機械及電性能仿真結(jié)果進(jìn)行調(diào)整，最終形成SiP設(shè)計數(shù)據(jù)交由加工制造廠進(jìn)行基板制造和封裝。

3 基板及封裝設(shè)計和仿真

基板是SiP封裝中承載裸芯的物理載體，根據(jù)裸芯型號和SiP功能要求的不同，SiP的基板都需要經(jīng)過詳細(xì)設(shè)計，在設(shè)計過程中，通過信號完整性、電源完整性、機械和熱等方面的仿真，對詳細(xì)設(shè)計作出調(diào)整，最終生成用于加工制造的設(shè)計數(shù)據(jù) 文件[10]。具體的設(shè)計實現(xiàn)步驟如下：

1）基板設(shè)計

封裝基板的設(shè)計是一個反復(fù)驗證的過程，需要考慮整體方案要求、封裝結(jié)構(gòu)特點、組裝工藝的可行性等因素，經(jīng)反復(fù)驗證后形成最終設(shè)計，將封裝的風(fēng)險降到最低，滿足項目整體的可實施性及后續(xù)可能涉及的可靠性等問題。該過程針對封裝的結(jié)構(gòu)、內(nèi)部集成的芯片選型、封裝工藝的選擇、封裝基板的工藝選擇等問題，進(jìn)行充分的調(diào)研和分析，確保項目的可實施性、可設(shè)計性和可制造性都能滿足需求。封裝設(shè)計主要有以下步驟：

（1）通過前期方案的論證，根據(jù)裸片信息以及連接關(guān)系等附件，繪制封裝的原理圖，并確認(rèn)電氣連接的正確性。

（2）根據(jù)項目的指標(biāo)要求，給出設(shè)計時采用的疊層結(jié)構(gòu)、材料、厚度、布線層以及電源地層的分布要求，同時給出布線時需要采用的工藝等級規(guī)范（線寬、線距）、阻抗要求規(guī)范、長度要求規(guī)范以及相關(guān)的引腳分布。

（3）根據(jù)阻抗、疊層和長度，以及平面的完整性、參考回路的完整性、電源通道的合理性、封裝的組裝工藝可實施性等進(jìn)行基板設(shè)計。

（4）封裝基板設(shè)計完成后結(jié)合仿真進(jìn)行相應(yīng)的調(diào)整直至設(shè)計完成。

基于數(shù)字中頻預(yù)處理專用芯片的SiP封裝基板采用4層板，整體厚度400 μm，層疊設(shè)置表如表1所示。最終的基板設(shè)計圖和各層布板設(shè)計如圖5所示。

表1 SiP層疊設(shè)置表

圖5 SiP封裝基板設(shè)計圖

2）設(shè)計仿真

在微系統(tǒng)設(shè)計中，復(fù)雜的互聯(lián)以及傳輸鏈路中的各種不連續(xù)結(jié)構(gòu)，例如金線、過孔、繞線和被動元器件等，都會對整個系統(tǒng)性能造成影響；系統(tǒng)內(nèi)部的各種電磁干擾問題和信號完整性問題，各種過孔間耦合、線間耦合，以及這些耦合間的相互作用都會給系統(tǒng)帶來額外的不確定因素，都會影響產(chǎn)品的可靠性。需要借助仿真軟件對產(chǎn)品進(jìn)行模擬分析，精確定位到具體的設(shè)計問題，找出其中的薄弱環(huán)節(jié)，對其進(jìn)行優(yōu)化，從而提前規(guī)避可能出現(xiàn)的風(fēng)險，提高產(chǎn)品的可靠性?；跀?shù)字中頻預(yù)處理專用芯片的SiP應(yīng)用與設(shè)計主要包含信號完整性仿真、電源完整性仿真、機械仿真和熱仿真四個方面。

（1）信號完整性仿真

信號完整性仿真主要為了保證SiP設(shè)計中信號走線的電性能滿足設(shè)計要求，主要包括走線阻抗計算、前仿真和后仿真三部分，以下以過孔為例對信號完整性進(jìn)行說明。

①走線阻抗計算

走線阻抗計算是根據(jù)版圖疊層信息計算走線線寬，為版圖設(shè)計提供指導(dǎo)。仿真采用傳輸線建模和分析軟件TmlExpert，TmlExpert提供了一個三維小型化系統(tǒng)封裝內(nèi)信號通道，包括鍵合金線和基板走線的阻抗控制的快速分析方法，它可以很方便地計算傳輸線特征阻抗、傳輸線等效集總參數(shù)、時域反射阻抗、多路信號間的近端串?dāng)_和遠(yuǎn)端串?dāng)_、能量耦合、信號傳輸和信號串?dāng)_比和，同時還能看到信號時延和信號抖動，根據(jù)這些參數(shù)，可以直接找出設(shè)計中的阻抗不匹配點并改變線寬或間距來優(yōu)化串?dāng)_耦合。在TmlExpert軟件中調(diào)用單端微帶線和差分微帶線模板，計算出TOP、Bottom走線層單端和差分線線寬分別為20 μm和40 μm。

②過孔、管腳阻抗前仿真

通過軟件自帶的過孔和管腳參數(shù)化模板，在版圖布局布線前優(yōu)化過孔和管腳等阻抗不連續(xù)結(jié)構(gòu)，減少對信號鏈路的影響，為版圖設(shè)計提供指導(dǎo)。采用SiP管腳優(yōu)化工具ViaExpert和SiP封裝S參數(shù)模型分析工具SnpExpert。SiP管腳優(yōu)化工具提供了一種快速和準(zhǔn)確的方法來分析過孔的影響，可同時適用于前仿和后仿階段。S參數(shù)模型分析工具提供快速了解系統(tǒng)中無源互連器件電氣特性的方法；支持多線程快速導(dǎo)入各種版本的封裝S參數(shù)數(shù)據(jù)，支持多端口的單端或差分封裝S參數(shù)批處理分析。

利用ViaExpert中集成的過孔模板快速創(chuàng)建3D過孔模型，在過孔模板中一次編輯Stackup、Signal Via和Ground Via等區(qū)域，在優(yōu)化過孔阻抗時，通常采用優(yōu)化Antipad的方式達(dá)到優(yōu)化過孔阻抗的目的。點擊工具Project→Model→3D view查看建立的3D模型，如圖6所示。

圖6 過孔3D視圖

模型建好后，設(shè)置求解器中掃頻方式和起止頻率等求解參數(shù)并運行ViaExpert，根據(jù)仿真結(jié)果圖7可知：10 GHz帶寬以下回?fù)p小于-15 dB，因此過孔引入的阻抗不連續(xù)對信號鏈路影響較小，本設(shè)計為中頻信號處理，走線信號頻率遠(yuǎn)小于10 GHz；過孔阻抗最大跳變?yōu)?2.4 Ω。

圖7 通孔回?fù)p仿真圖

③過孔及信號鏈路后仿真

基板及封裝完成版圖設(shè)計后，通過后仿真可以分析版圖設(shè)計中過孔和管腳等結(jié)構(gòu)對信號鏈路的影響，解決封裝基板布局布線的管腳優(yōu)化和走線間相互串?dāng)_問題。仿真工具與前仿真一致。

過孔后仿真先導(dǎo)入版圖設(shè)計文件，選擇需要導(dǎo)入的網(wǎng)絡(luò)，為防止仿真數(shù)據(jù)龐大，按照布局對版圖進(jìn)行切割，并對選中的信號進(jìn)行建模，包括對基板層疊信息、端口分布等參數(shù)進(jìn)行設(shè)置，采用插值掃頻，求解器采用三維全波高精度電磁仿真精確模式，仿真帶寬到1 GHz。根據(jù)仿真結(jié)果圖8可以看出有效數(shù)據(jù)信號鏈路在1 GHz頻段內(nèi)有較好的阻抗匹配，回?fù)p在-30 dB以下。

圖8 回?fù)p仿真結(jié)果

信號鏈路仿真優(yōu)化主要是評估封裝版圖中高速、時鐘、控制信號等關(guān)鍵信號阻抗和串?dāng)_大小等信號完整性問題。采用Hermes 3D和高速射頻通道模型分析工具ChannelExpert來完成。導(dǎo)入版圖設(shè)計文件后進(jìn)行版圖切割，并進(jìn)行層疊信息設(shè)置，添加端口信息，網(wǎng)格剖分采用adaptive精確模式進(jìn)行仿真。根據(jù)仿真結(jié)果可知低頻信號鏈路在1.5 GHz頻段內(nèi)有較好的阻抗匹配，回?fù)p在-15 dB以下。

（2）電源完整性仿真

電源完整性仿真主要用于評估封裝版圖中電源網(wǎng)絡(luò)直流壓降、電流密度及過孔和金線等通流問題。采用Hermes PSI進(jìn)行仿真，加載版圖設(shè)計軟件，創(chuàng)建直流仿真流程，指定仿真的電源網(wǎng)絡(luò)，為電源網(wǎng)絡(luò)中的電阻賦置模型，設(shè)置電源網(wǎng)絡(luò)電壓及負(fù)載電流大小。由仿真結(jié)果可知：1.8 V電源網(wǎng)絡(luò)的直流壓降最大值為3.6 mV，小于設(shè)計規(guī)范的54 mV，版圖設(shè)計中1.8 V電源不存在壓降風(fēng)險，電流密度分布均勻，不存在通流瓶頸區(qū)域。

（3）機械仿真

封裝過程中，要經(jīng)歷無源器件焊接、芯片貼片、打金線、灌封和植球等過程，溫度會發(fā)生劇烈變化，即從25℃升到160℃，再到250℃，隨后快速冷卻至常溫25℃，在升溫與降溫過程中，封裝基板、貼片膠和Molding Compound等材料的熱膨脹系數(shù)（Coefficient of Thermal Expasion，CTE）之間的匹配與整個封裝結(jié)構(gòu)受力息息相關(guān)，CTE失配會導(dǎo)致封裝結(jié)構(gòu)產(chǎn)生形變、翹曲，當(dāng)形變及翹曲發(fā)生一定程度時，表貼（Surface Mount Technology，SMT）焊點、封裝內(nèi)部焊點及芯片等都會被拉裂損壞；同時，在各種沖擊振動及離心力實驗過程中所導(dǎo)致的焊點、芯片及封裝管殼的形變及應(yīng)力都必須滿足它們所承受的形變應(yīng)力范圍，通過機械仿真可以對此類情況進(jìn)行評估和優(yōu)化，保證封裝體機械性能。基于ANSYS軟件在保證結(jié)構(gòu)基本特征的前提下對產(chǎn)品封裝進(jìn)行簡化，保留對結(jié)構(gòu)力學(xué)性能影響較大的關(guān)鍵因素，250℃版圖機械仿真結(jié)果如圖9所示，可知封裝版圖上無應(yīng)力集中現(xiàn)象。

圖9 機械仿真結(jié)果

（4）熱仿真

熱仿真主要基于產(chǎn)品功耗參數(shù)評估SiP中各芯片最高結(jié)溫及版圖溫度分布，規(guī)避SiP散熱問題。采用Hermes PSI軟件熱仿真模塊Therma進(jìn)行仿真。導(dǎo)入SiP封裝設(shè)計文件后，進(jìn)行熱參數(shù)設(shè)置，啟動熱仿真流程，熱仿真結(jié)果如圖10所示，可知結(jié)溫溫度為82.3℃，滿足器件125℃結(jié)溫約束。

圖10 熱仿真結(jié)果

4 加工封裝

設(shè)計數(shù)據(jù)完成之后，通過基板準(zhǔn)備、晶圓減薄、劃片、裝片及SMT回流焊接、鍵合、包封、打標(biāo)、植球、切割和光檢等封裝流程，最終完成SiP加工。

5 結(jié)語

本文從研制流程、基板及封裝設(shè)計、電、力和磁仿真等方面對基于數(shù)字中頻預(yù)處理專用芯片的SiP設(shè)計過程進(jìn)行了介紹，針對該微系統(tǒng)的特殊要求，提出了具體有效的解決措施，并給出了最終設(shè)計結(jié)果。

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Design of SiP Based on Intermediate Frequency Pre-Processing ASIC

ZHANG Fan

With the fast development of electromagnetic technology, System in Package (SiP) becomes another effective way to realize small size, light weight, low power and low cost in signal processing system. Aimed at matching the application request of digital intermediate frequency pre-processing system, a method of integration of wave generation, digital filter, uploading and distribution of digital signal thus clock and synchronization is proposed. PBGA225 package which decreases the volume and power obviously is adopted.

Intermediate Frequency Pre-Processing ASIC; System in Package; SiP Simulation

TN915.04

A

1674-7976-(2023)-05-358-06

2023-06-19。

張帆（1985.09—），陜西咸陽人，碩士，高級工程師，主要研究方向為微電子。