用于GaN 半橋驅(qū)動(dòng)的高可靠欠壓鎖定電路*

李亮，周德金，黃偉，陳珍海

（1.蘇州市職業(yè)大學(xué)電子信息工程學(xué)院，江蘇 蘇州 215104；2.清華大學(xué)無(wú)錫應(yīng)用技術(shù)研究院，江蘇 無(wú)錫 214072；3.復(fù)旦大學(xué)微電子學(xué)院，上海 200433；4.黃山學(xué)院智能微系統(tǒng)安徽省工程技術(shù)研究中心，安徽 黃山 245041）

1 引言

GaN 高電子遷移率晶體管（GaN HEMT）與硅晶體管器件相比具有顯著的優(yōu)勢(shì)，更適于工作在高溫、高壓及高頻的應(yīng)用場(chǎng)合，因此GaN 的驅(qū)動(dòng)芯片技術(shù)已成為研究熱點(diǎn)[1-4]。在高壓電路驅(qū)動(dòng)對(duì)象為大功率GaN半導(dǎo)體器件時(shí)，需要在電路系統(tǒng)出現(xiàn)異常時(shí)快速關(guān)閉系統(tǒng)控制信號(hào)，因此通常需要在高壓集成電路內(nèi)部集成過(guò)溫保護(hù)、欠壓鎖定（UVLO）等電路[5-8]。欠壓鎖定電路是高壓柵驅(qū)動(dòng)芯片內(nèi)部常用的保護(hù)電路，當(dāng)芯片供電電壓很小時(shí)，不會(huì)造成功能模塊電路的損壞，但是各功能電路不能穩(wěn)定工作，會(huì)使電路系統(tǒng)出現(xiàn)處理數(shù)據(jù)錯(cuò)誤或者控制邏輯異常[9-12]，因此，GaN 柵驅(qū)動(dòng)芯片一般集成UVLO 電路。當(dāng)供電電壓降低并且低于供電下限時(shí)，UVLO 信號(hào)輸出從而關(guān)閉電路。鑒于高壓柵驅(qū)動(dòng)集成電路越來(lái)越受歡迎以及電路安全保護(hù)的需要，本文設(shè)計(jì)了應(yīng)用在GaN HEMT 高壓半橋驅(qū)動(dòng)芯片中的高可靠UVLO 電路，以解決反饋回路造成的開關(guān)噪聲引起的電路不穩(wěn)定問(wèn)題。

2 電路結(jié)構(gòu)

2.1 半橋電路

半橋驅(qū)動(dòng)的電路結(jié)構(gòu)如圖1 所示。電路分為高側(cè)驅(qū)動(dòng)和低側(cè)驅(qū)動(dòng)，驅(qū)動(dòng)信號(hào)直接控制GaN 功率器件MH 和ML 的柵極。VCC為供電電壓，VHB/VSW為高側(cè)浮動(dòng)電源軌的高/低電壓，VHI/VHO和VLI/VLO分別為高側(cè)驅(qū)動(dòng)和低側(cè)驅(qū)動(dòng)的輸入/輸出電壓。為了保證電路功能的正常實(shí)現(xiàn)，高側(cè)與低側(cè)電路都需要UVLO 電路。另外，高側(cè)驅(qū)動(dòng)電路中，自舉電容兩極板的驅(qū)動(dòng)電壓始終在VHB和VSW之間擺動(dòng)，導(dǎo)致高側(cè)電路電源電壓和襯底電位存在波動(dòng)，產(chǎn)生噪聲毛刺。因電源電壓也存在供電不足的問(wèn)題，需要在電壓波動(dòng)的影響下集成包含電源毛刺檢測(cè)的UVLO 電路。

圖1 半橋驅(qū)動(dòng)的電路結(jié)構(gòu)

2.2 UVLO 電路結(jié)構(gòu)

UVLO 電路結(jié)構(gòu)如圖2 所示，它包括電壓檢測(cè)、比較器、電源毛刺檢測(cè)和輸出整形電路。當(dāng)VCC欠壓時(shí)，欠壓保護(hù)信號(hào)UVLO 為低電平；當(dāng)電源毛刺檢測(cè)電路檢測(cè)到電路不穩(wěn)定時(shí)，輸出控制信號(hào)VCTL1為低電平、VCTL2為高電平，UVLO 為低電平；當(dāng)電路正常工作時(shí)，UVLO 為高電平。

圖2 UVLO 電路結(jié)構(gòu)

3 UVLO 電路實(shí)現(xiàn)及仿真

3.1 電源毛刺檢測(cè)電路設(shè)計(jì)

電源毛刺檢測(cè)電路如圖3 所示，電路正常工作時(shí)，PMOS 管M0 開啟。在內(nèi)部電源電壓VDD存在毛刺波動(dòng)信號(hào)時(shí)，并聯(lián)電阻R1、電容C1兩端有一個(gè)突變的電壓，RC 延時(shí)會(huì)使M0 管瞬間關(guān)閉，這會(huì)使并聯(lián)電阻R2、電容C2的電壓VA由于RC 濾波的影響緩慢變低，VA連接施密特觸發(fā)器的輸入端，進(jìn)而使施密特觸發(fā)器狀態(tài)發(fā)生反轉(zhuǎn)，再經(jīng)反相器整形轉(zhuǎn)換為控制信號(hào)VCTL1和VCTL2，用于控制比較器電路，從而產(chǎn)生可靠的UVLO 信號(hào)。

圖3 電源毛刺檢測(cè)電路

3.2 電源毛刺檢測(cè)電路仿真

電源毛刺檢測(cè)電路仿真結(jié)果如圖4 所示。當(dāng)VDD存在一個(gè)4 V 的毛刺電壓時(shí)，施密特觸發(fā)器的輸入電壓VA檢測(cè)到這個(gè)毛刺信號(hào)，從而使VCTL1為低電平，VCTL2為高電平。正常工作時(shí)，VCTL1為高電平，VCTL2為低電平。

圖4 電源毛刺檢測(cè)電路仿真結(jié)果

3.3 UVLO 電路設(shè)計(jì)

UVLO 電路使用快速響應(yīng)的兩級(jí)差分比較器，提高了處理速度；電壓采樣電路使用電阻串聯(lián)的無(wú)反饋控制結(jié)構(gòu)，避免了反饋開關(guān)噪聲造成的不穩(wěn)定問(wèn)題；輸出整形電路主要濾除噪聲，由施密特觸發(fā)器和反相器組成。UVLO 電路如圖5 所示。

圖5 UVLO 電路

當(dāng)VCC達(dá)到上限電壓VH時(shí)，電路開始工作，當(dāng)?shù)陀谙孪揠妷篤L時(shí)，電路停止工作，以防止電壓沒(méi)有達(dá)到上限電壓時(shí)電路啟動(dòng)或低于下限電壓時(shí)還繼續(xù)工作。本電路中VREF是比較放大電路的參考電壓，VIN1和VIN2是UVLO 電路檢測(cè)輸入電壓，Vo為比較放大電路的輸出電壓，為了防止輸出信號(hào)受干擾而不穩(wěn)定，由施密特觸發(fā)器與反相器組成輸出整形電路。UVLO 為低電平時(shí)，UVLO 電路開啟，電路關(guān)斷；UVLO 為高電平時(shí)，電路正常工作。當(dāng)VCTL1為高電平、VCTL2為低電平時(shí)，比較整形電路正常工作。當(dāng)VCTL1為低電平時(shí)，該電壓控制的PMOS 管M20 導(dǎo)通，PMOS 管M22 柵壓為高電平，M22 管不導(dǎo)通，同時(shí)VCTL2為高電平，該電壓控制的NMOS 管M17、M18 導(dǎo)通，NMOS 管M23 柵壓為低電平，M23 管不導(dǎo)通。VCTL2為高電平時(shí)，NMOS 管M32導(dǎo)通，Vo為低電平，UVLO 為低電平，UVLO 電路開啟。

根據(jù)圖5 可知，電阻分壓電路的基本關(guān)系式為

很明顯，VIN1＞VIN2。在VCC從零增大到穩(wěn)定電壓的工作過(guò)程中，當(dāng)VCC比較小，VIN2＜VREF時(shí)，Vo為低電平，UVLO 電路開啟，UVLO 為低電平。在VCC從小增大的過(guò)程中，UVLO 由低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)的臨界電壓為VH，如果超過(guò)這個(gè)臨界電壓，電路正常工作。此時(shí)必須使較小的VIN2大于VREF（VIN2＞VREF），那么有VIN1＞VREF，比較輸入差分對(duì)管由M11、M12 組成，因此，Vo為高電平，此高電平使PMOS 管M14 不導(dǎo)通。

臨界點(diǎn)VCC等于VH，則有

VH為

在VCC從穩(wěn)定電壓減小到零的過(guò)程中，在VIN2＜VREF＜VIN1時(shí)，由對(duì)管M11、M12 組成的比較差分電路使Vo為高電平，PMOS 管M14 維持不導(dǎo)通。電壓VCC從大減小的過(guò)程中，UVLO 電路由高電平轉(zhuǎn)變?yōu)榈碗娖綍r(shí)的臨界電壓為VL，如果低于這個(gè)臨界電壓，UVLO 電路開啟。此時(shí)，必須使較大的VIN1小于VREF（VIN1＜VREF），那么由對(duì)管M11、M12 組成的比較差分電路使Vo為低電平，PMOS 管M14 導(dǎo)通，比較差分電路由對(duì)管M11、M13 組成，由于VIN2＜VREF，Vo為低電平，此時(shí)UVLO 電路開啟，UVLO 為低電平。

臨界點(diǎn)VCC等于VL，則有

VL為

3.4 UVLO 電路仿真

電路設(shè)計(jì)采用CSMC 0.18 μm BCD 工藝，UVLO電路的仿真結(jié)果如圖6 所示。VREF=2.5 V，表明VCC從低電壓0 V 到高電壓10 V 變化時(shí)，大約在0.7 ms 以前VIN2＜VREF，UVLO 為低電平，即VCC處于欠壓狀態(tài)；隨著VCC的不斷增大，VIN2在0.7 ms 后大于VREF，此時(shí)UVLO 電路由低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)的VH為7.3 V，UVLO 為高電平，表明VCC處于正常狀態(tài)。在VCC從穩(wěn)定高電壓10 V 到低電壓0 V 變化時(shí)，在1.9 ms 以后VIN1＜VREF，UVLO 電路由高電平轉(zhuǎn)變?yōu)榈碗娖綍r(shí)的VL為5.8 V，UVLO 為低電平，那么VCC處于欠壓狀態(tài)。隨著VCC的上升和下降，UVLO 信號(hào)存在1.5 V 的遲滯量，可以避免電路反復(fù)開啟和關(guān)閉。

圖6 UVLO 電路的仿真結(jié)果

4 結(jié)論

在分析半橋驅(qū)動(dòng)電路工作原理的基礎(chǔ)上，本文設(shè)計(jì)了應(yīng)用于GaN 柵驅(qū)動(dòng)的高可靠UVLO 電路，加入電源毛刺檢測(cè)電路以避免電源噪聲影響，采用差分兩級(jí)比較器電路與電阻分壓采樣以提高響應(yīng)速度，避免了反饋回路開關(guān)噪聲引起的電路不穩(wěn)定問(wèn)題，輸出整形電路使用施密特觸發(fā)器和反相器組合防干擾與整形，以濾除噪聲的影響，產(chǎn)生高可靠的UVLO 信號(hào)。使用CSMC 0.18 μm BCD 工藝完成了電路設(shè)計(jì)與仿真。仿真結(jié)果表明，VCC上升時(shí)閾值電壓為7.3 V，VCC下降時(shí)閾值電壓為5.8 V，遲滯量為1.5 V，避免了電路在閾值電壓附近反復(fù)開啟與關(guān)斷，UVLO 電路功能正確。