電源開關(guān)噪聲耦合干擾高速信號的分析及優(yōu)化方法研究*

貢 維,李 巖,許泗強,齊紅玉

(1.浪潮(山東)計算機科技有限公司,山東 濟南 250101;2.浪潮電子信息產(chǎn)業(yè)股份有限公司,山東 濟南 250101)

1 引言

當今社會,電子信息已經(jīng)和每個人的生活息息相關(guān),電子產(chǎn)品的發(fā)展從摩爾定律提出之后就按照其規(guī)律突飛猛進,電子行業(yè)的競爭日益激烈,高速電路設計的要求也越來越嚴格。

在電子系統(tǒng)中,高速電路設計面臨的問題,歸根結(jié)底是噪聲的問題。噪聲對有用信號產(chǎn)生污染,給高速鏈路中的信號增加了不確定性,導致出現(xiàn)錯誤信息。隨著系統(tǒng)頻率的不斷提升、系統(tǒng)電壓的不斷降低,電源開關(guān)噪聲問題逐漸成為高速電路噪聲問題研究的熱點。高速電路系統(tǒng)的運行時刻伴隨著電子元件狀態(tài)的開關(guān),器件的開關(guān)引起電流突變,由于系統(tǒng)中存在著眾多的寄生電感,電感處產(chǎn)生變化的電壓,即電源開關(guān)噪聲[1]。電源開關(guān)噪聲對信號完整性SI(Signal Integrity)和電源完整性PI(Power Integrity)都有很大的影響。

很多專家和電路設計工作者也對電源開關(guān)噪聲開展了專項的研究,但大部分都只是提出一些噪聲抑制的模型,著眼于如何在設計之初抑制電源噪聲。然而,在實際的高速電路設計生產(chǎn)過程中,由于仿真模型的偏差、設計的不合理、PCB制板的偏差等因素造成的SI和PI問題往往缺乏專業(yè)且系統(tǒng)的分析介紹。本文主要著眼于在電源開關(guān)噪聲對高速信號產(chǎn)生耦合干擾后如何進行分析和優(yōu)化解決,針對某主板設計過程中存在的電源開關(guān)噪聲耦合干擾高速信號的案例進行理論分析、測試分析、仿真分析及優(yōu)化驗證,為該類問題提供一個系統(tǒng)的分析解決方案。

2 SI和PI理論介紹

2.1 SI理論

SI代表了電路系統(tǒng)在信號傳輸時,對信號的時序和電壓的保障能力[2]。比較輕的SI問題,可能會使傳輸數(shù)據(jù)出現(xiàn)偏差;嚴重者,會導致系統(tǒng)無法工作,直接癱瘓。SI問題一般是多種因素相互作用的結(jié)果,電路中元器件的布局、布線以及IC中晶體管的開關(guān)速率都會導致不同程度的SI問題。原因主要可以分為以下3種:信號的時序、系統(tǒng)內(nèi)部與系統(tǒng)外部的噪聲和電磁干擾EMI(ElectroMagnetic Interference)。主要表現(xiàn)為:延遲、反射、同時開關(guān)噪聲、振蕩、地彈和串擾等[3]。在高速電路設計中,電路板的層數(shù)、線寬、介質(zhì)厚度、走線拓撲、互聯(lián)結(jié)構(gòu)、放置方式和布線時的距離等因素都會對SI有不同程度的影響。

SI仿真結(jié)果通常以眼圖形式呈現(xiàn),其中包括傳輸耦合噪聲參數(shù)、接收端信號脈沖邊沿抖動參數(shù)和設計裕量參數(shù)等。眼圖由周期信號波形重疊組成,通過將“000”“001”“010”等8種碼型疊加在同一周期內(nèi),得到一個形似眼睛的圖像,簡稱眼圖[4]。眼高和眼寬是眼圖的2個重要參數(shù),可以表征信號質(zhì)量的好壞。影響眼高的SI問題有很多,其中最主要的是噪聲和損耗。噪聲問題使得眼圖上下“眼皮”變寬,直接限制眼高;損耗問題[5],尤其是高頻損耗,使信號跳變變緩,在高速傳輸系統(tǒng)中甚至存在跳變未完成就再次進行狀態(tài)切換的情況,此時就算系統(tǒng)提供再高的工作電壓,信號也無法識別。損耗問題相對容易發(fā)現(xiàn)和解決,而噪聲問題由于其傳遞路徑的隱蔽性和多源性,往往是設計管控的難點。

2.2 PI理論

高速電路的PI以SI為基礎,又有所區(qū)別。一個理想的電源幾乎是沒有阻抗的,在這樣一個電源平面上所有點的電位都等于電源的電壓。而實際上理想的電源是不存在的,電源中不可避免地存在一些噪聲干擾,嚴重的情況下甚至會對系統(tǒng)正常工作造成影響。PI主要是為系統(tǒng)中的所有信號提供一個完整的電流回路[6]。

在高速電路設計中,由于電流不斷地從電源流入門電路、從門電路流出到達地平面,在這個過程中,會產(chǎn)生一個瞬態(tài)變化的電流,該電流在流經(jīng)回路電感時會產(chǎn)生電壓降,因此產(chǎn)生電源噪聲,形成PI問題。

常用的PI的分析方法一般有頻域、時域和直流3類[7]。頻域分析方法常用于無源、線性和時不變系統(tǒng)的分析,它研究的是系統(tǒng)隨頻率變化的特性,與激勵信號關(guān)系不大,常采用網(wǎng)絡參數(shù)法進行分析;時域分析方法用于定量得到紋波電壓,一般通過對芯片、封裝、PCB協(xié)同仿真得到,IC廠商一般會提供芯片的電流模型,可以通過此模型仿真一段時間內(nèi)芯片外部管腳的電流特性;直流分析隨著電路單板功率和布線密度的提升,顯得逐漸重要起來,它主要是分析電源分配網(wǎng)絡中的直流壓降和通流問題。

2.3 常用仿真工具

在高速電路設計中,仿真分析是加快開發(fā)周期、提高設計準確度的重要手段。仿真分析可以在硬件開發(fā)之前減少設計錯誤,節(jié)省人力、物力和時間成本,也可以在出現(xiàn)故障后幫助定位問題點。仿真工具各有千秋,工程師選取的時候主要考慮仿真時間、仿真精度等因素。目前,高速電路中常用的仿真軟件主要有Cadence、Ansys、ADS(Advanced Design System)等軟件,每個軟件中有不同組件,針對不同信號和不同標準可以選用不同的組件。

Cadence是用于電子設計自動化EDA(Electronic Design Automation)的軟件,其中主要用于電路仿真分析的組件有Sigxp/Sigrity等[8,9]。Ansys是大型通用有限元分析軟件,其中主要用于電路仿真分析的組件有HFSS(High Frequency Simulator Structure)/SIwave(Signal Integrity wave)/Q3D Extractor等。ADS同樣是一款EDA系統(tǒng)仿真軟件,它有著強大的功能、較高的精確度和高速的仿真能力,在高頻設計領(lǐng)域也非常受工程師的歡迎,其中主要用于電路仿真分析的組件有SIPro(Signal Integrity Pro)/PIPro(Power Integrity Pro)/Memory Designer。本文仿真所使用的主要是Cadence公司的POWERSI(POWER Signal Integrity)軟件及Speed2000[10]。

3 實際案例分析

3.1 案例描述

工程師在進行某主板DDR4識別內(nèi)存測試RMT(Recognition Memory Test)時,發(fā)現(xiàn)有一個內(nèi)存通道結(jié)果顯示有異常:N6.C0,這組的RxVLow信號和RxVHigh之間的數(shù)值差比較低,顯示結(jié)果如圖1所示,此處的RxDqLeft和RxDqRight之間的數(shù)值差指的是信號眼寬參數(shù),RxVLow和RxVHigh之間的數(shù)值差指的是眼高參數(shù)。一般來講眼高和眼寬值越大代表信號越好,反之較差。為了定位出對應的DDR4 I/O信號,詳細查詢圖2中的RMT log文件,最終確定出問題的DDR4 I/O信號為DQ(數(shù)據(jù)I/O信號)0、DQ1、DQ4和DQ5。

Figure 1 RMT results of memory channels

Figure 2 Detailed log file of RMT

在定位出問題信號之后,首先檢查主板的原理圖設計,確保原理圖設計無誤后,對該部分信號的SI進行分析。該主板的PCB層疊設計共12層,出現(xiàn)問題的4個信號線均位于第8層,PCB的疊層設計如圖3所示。

Figure 3 Design of PCB stack

該PCB設計的層疊結(jié)構(gòu)中,第8層信號層的參考層為第9層GND,鄰近的第7層為Power層,包含12 V、GND和Other power共3個平面。出現(xiàn)問題的信號線在第8層中的位置如圖4所示,白色框內(nèi)由下到上依次為DQ4、DQ5、DQ0和DQ1。在該4條信號線的布線路徑上,DQ4和DQ5之間有3個12 V的過孔,如圖5所示。經(jīng)測量,DQ4和12 V過孔的間距為33 mil,該部分的12 V過孔用于連接第7層的12 V平面和Top層的開關(guān)電源芯片IR3899(IR3899-開關(guān)電源控制芯片,將12 V轉(zhuǎn)換成芯片所需的低電壓)。此電源芯片附近的PCB布線設計如圖6所示,該芯片的12 V輸入濾波電容位于PCB背面,如圖6中虛線框所示,這3個濾波電容距離芯片引腳較遠,僅通過3個過孔相連。

Figure 4 Location of the faulty signal line in the 8th layer

Figure 5 Via between DQ4 and DQ5

Figure 6 PCB wiring design near power supply chip

由于出現(xiàn)問題的內(nèi)存信號臨近12 V電源層且臨近12 V的3個過孔,因此初步懷疑12 V電源噪聲對內(nèi)存信號產(chǎn)生了干擾,為驗證該猜想,對電源芯片IR3899的12 V以及4條DQ信號線進行測試。

3.2 測試分析

針對電源部分的測試點選擇,主要設立了A、B、C3個點,如圖7所示,其中A點是12 V輸入的一個過孔,由于電源芯片IR3899位于PCB正面,輸入濾波電容位于背面,兩者通過過孔相連;B點是電源芯片附近的12 V銅箔,由于出現(xiàn)問題的信號與第7層12 V平面相鄰,內(nèi)層銅箔無法直接測量,因此選擇表層近距離測量;C點是12 V輸入的濾波電容,位于PCB背面。

Figure 7 Schematic diagram of the test points for power supply chip

使用示波器測量上述選取的位置和4條DQ信號線,得到如圖8所示的波形圖?？梢杂^察到圖8a所示的A點波形存在580 kHz左右毛刺,該主板上電源芯片IR3899設計的開關(guān)頻率正好是580 kHz。圖8b所示的B點位置的波形中,振蕩的峰-峰值為1 V左右;圖3c所示的C點位置的波形中,振蕩的峰-峰值只有100 mV左右。因此,判斷出12 V輸入上的噪聲是由電源芯片的開關(guān)噪聲耦合進去的。

Figure 8 Waveform diagram of point A,point B,point C and 4 DQ signals

觀察圖8d中4個DQ信號的波形圖可以發(fā)現(xiàn),波形圖中同樣存在574 kHz左右的主噪聲,因此懷疑4個DQ信號的報錯是由電源芯片IR3899的開關(guān)噪聲耦合引起的SI問題。

3.3 理論及仿真分析

3.3.1 理論分析

首先針對電源開關(guān)噪聲對內(nèi)存DQ信號的耦合路徑進行理論分析。由于電源芯片IR3899屬于Buck電源(DC/DC降壓轉(zhuǎn)化的拓撲結(jié)構(gòu)),該Buck電源的原理示意圖如圖9所示。在Buck線路的上MOS管開啟過程中,因MOS自身的寄生參數(shù)、PCB及外圍元器件的影響,會在相位(Phase)上產(chǎn)生一定的振蕩,振蕩產(chǎn)生的過程中,上MOS管在可變電阻區(qū)工作,將振蕩傳輸?shù)?2 V電源總線上,因此12 V電源總線上產(chǎn)生很強的開關(guān)噪聲。由于12 V的濾波電容放在背面,僅通過3個過孔相連,相當于12 V輸入的路徑上沒有直接的濾波電容,所以當振蕩傳輸?shù)?2 V電源總線上時,該振蕩噪聲在正面的3個過孔處無法完全濾除。

Figure 9 Schematic diagram of Buck power supply

PCB設計中信號線一般以GND為參考面,有時候參考面也可以是電源,因為直流電源與GND之間有大量電容作為交流連接通路。但是,當參考平面上有較大的噪聲電壓和電流時,噪聲就比較容易耦合到信號線上。同樣當距離信號線較近的區(qū)域內(nèi)有電源過孔時,也可影響傳輸線上的信號傳輸。在3.1節(jié)的PCB布局中已經(jīng)提到,出現(xiàn)問題的信號線位于第8層,它們鄰近的第7層有12 V的銅箔。由于電源芯片端沒有濾波電容,濾波電容放置在背面,因此回傳的噪聲通過過孔下傳,在第7層Power互連的銅箔上傳播,影響鄰層第8層的信號線,從而對內(nèi)存的DQ信號產(chǎn)生干擾。電源開關(guān)噪聲通過過孔耦合到電源平面進而耦合到信號線的示意圖如圖10所示。

Figure 10 Schematic diagram of power switch noise coupling interference high-speed signal

3.3.2 仿真分析

本節(jié)對4條內(nèi)存DQ信號線進行噪聲耦合仿真分析。使用Cadence Sigrity Speed2000軟件進行時域仿真,首先新建仿真工程,導入待分析的PCB BRD文件,根據(jù)實際的疊層信息設置板厚、層數(shù)、板材和銅厚等關(guān)鍵參數(shù),依據(jù)PCB過孔的實際信息設置焊盤參數(shù),選擇需要仿真的DDR 網(wǎng)絡和電源網(wǎng)絡并設置電源網(wǎng)絡電壓值,設置阻容件等關(guān)鍵器件模型,在12 V電源輸入上添加一個噪聲源,導入CPU和DDR IBIS模型,設置信號探針、信號I/O類型、信號Model、信號速率和仿真時長等仿真參數(shù)并開始仿真,得到如圖11所示的仿真結(jié)果。從圖11可以看到,DQ0、DQ1、DQ4和DQ5有明顯的影響,與RMT的log文件的結(jié)果一致。

Figure 11 Simulation results of Cadence Sigrity Speed2000

信號質(zhì)量受噪聲、損耗等多種因素影響,很難對某個單一指標進行量化管控。以業(yè)內(nèi)主流Intel?Whitley平臺參考版設計為例,12 V電源噪聲對DDR信號的影響約為5 mV,本例中的最大值已超過15 mV,存在潛在風險。從3.3.1節(jié)的理論分析可以發(fā)現(xiàn),由于12 V電源輸入的直接路徑上沒有電容,導致電源芯片的開關(guān)噪聲耦合到了12 V輸入上,通過3個過孔傳輸?shù)降?層的Power平面上,進而影響了第8層的信號質(zhì)量,因此直接的改善手段就是將12 V電源輸入的濾波電容擺放在回流路徑上,當噪聲傳輸回12 V時,噪聲會被濾波電容濾除,即便存在也是微弱的。

基于上述的改善方案,將電容擺放在輸入路徑上:即將濾除噪聲的電容擺放在PCB正面,直接和電源芯片的12 V輸入引腳相連,改善后的PCB布局如圖12所示。再次使用Cadence Sigrity Speed2000軟件進行時域仿真,得到的仿真結(jié)果如圖13所示?？梢园l(fā)現(xiàn),所有內(nèi)存DQ信號受到的干擾明顯減小,可控制在5 mV以內(nèi)。

Figure 12 PCB layout after improvement

Figure 13 Simulation results after improvement

4 優(yōu)化驗證結(jié)果分析

基于上述分析及仿真結(jié)果,在該PCB板上進行返工(Rework)驗證:在電源芯片IR3899的12 V引腳的過孔處與旁邊GND之間增加1片0.1 μF電容(放置于PCB板的正面),并用16 GB內(nèi)存進行2次RMT,1次通過,1次失敗,結(jié)果已有所改善;在此基礎上再增加一片0.01 μF電容,16 GB和32 GB內(nèi)存的測試均通過;為了驗證測試結(jié)果不是偶然的,對Rework后的單板使用16 GB和32 GB內(nèi)存各測試3次,結(jié)果均是Pass。

根據(jù)Rework的驗證結(jié)果,修改PCB設計并重新生產(chǎn)加工,用16 GB/32 GB的滿配內(nèi)存進行RMT,3次全部Pass,N6.C0通道RxVLow信號和RxVHigh信號的裕量結(jié)果已有明顯改善,如圖14所示。由此可以證明,將12 V電源輸入的濾波電容擺放在回流路徑上的改善手段是有效的。

Figure 14 RMT results after changing PCB board

5 結(jié)束語

本文主要針對某主板設計過程中存在的電源開關(guān)噪聲耦合干擾高速信號的問題進行理論、測試、仿真分析及優(yōu)化驗證,為該類問題提供一個系統(tǒng)的分析解決方案。在檢測到信號故障后,可以首先進行原理圖和PCB設計分析,利用示波器等測試工具測試相應波形,并利用合適的仿真工具展開故障模擬、故障定位、優(yōu)化驗證仿真等過程,最后對優(yōu)化方法進行改板驗證,驗證結(jié)果充分表明了本文優(yōu)化手段的有效性。