一種X 波段低相位噪聲國(guó)產(chǎn)化頻率源設(shè)計(jì)

王玲玲，蔣樂，方志明

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214035）

1 引言

頻率源是現(xiàn)代電子通信和雷達(dá)系統(tǒng)的核心部件，關(guān)系到系統(tǒng)整體性能。低相位噪聲、低雜散頻率源可以提高雷達(dá)的分辨率，從而擴(kuò)大可探測(cè)距離。相較于直接模擬式和直接數(shù)字合成式，鎖相頻率合成技術(shù)可穩(wěn)定輸出純凈度更高的頻譜，且電路形式簡(jiǎn)單，有利于頻率源模塊化、集成化、小型化，因而得到廣泛的應(yīng)用。鎖相頻率合成技術(shù)的核心器件是鑒相器（PD）和壓控振蕩器（VCO）。隨著集成電路的發(fā)展，國(guó)外PD 和VCO 的研制技術(shù)已成熟，基于硅鍺的集成VCO 鎖相環(huán)（PLL）半導(dǎo)體技術(shù)也日漸成熟。國(guó)外ADI、TI 等公司推出各種頻率綜合器芯片，性能指標(biāo)亦越來越好，其中單PD 的有經(jīng)典的HMC69x、HMC70x 系列，集成VCO 的有典型的HMC83x、LMX259x 以及LMX28xx系列。近年來，國(guó)內(nèi)Ⅲ-Ⅴ族化合物半導(dǎo)體器件的發(fā)展日新月異，微波毫米波單片集成技術(shù)發(fā)展迅速，但基于硅基的頻率器件如PLL 芯片、VCO 芯片等，能在性能上對(duì)標(biāo)或者超過國(guó)外的比較少。本文基于某橫向項(xiàng)目的100%國(guó)產(chǎn)化需求，提出了一種X 波段低相位噪聲、全國(guó)產(chǎn)化頻率源的電路設(shè)計(jì)方案，采用國(guó)產(chǎn)PLL比采用進(jìn)口PLL 獲得了略優(yōu)的相位噪聲。

2 頻率源設(shè)計(jì)

本文提出的X 波段低相位噪聲小型化頻率源的電路原理如圖1 所示。參考信號(hào)REF 經(jīng)過PLL 倍頻后產(chǎn)生8.8 GHz 的微波信號(hào)，再通過鏈路中的濾波器、數(shù)控衰減器、放大器，最終功分成2 路微波信號(hào)。

圖1 X 波段低相位噪聲國(guó)產(chǎn)化頻率源電路原理

2.1 鎖相源電路設(shè)計(jì)

2.1.1 PLL 原理

PLL 是一個(gè)閉環(huán)系統(tǒng)，最終會(huì)達(dá)到一種平衡，即輸出相位和參考相位φ1(t)的差值保持恒定，且輸出頻率與參考輸入頻率保持相同。PLL 主要由PD、環(huán)路濾波器（LPF）以及VCO 組成，其原理如圖2 所示。φ1(t)一般由高穩(wěn)定的晶振提供。環(huán)路工作時(shí)，PD 將φ1(t)和VCO 的輸出信號(hào)經(jīng)過N 分頻后的相位φ2(t) 進(jìn)行比較，產(chǎn)生具有豐富高頻分量的誤差電壓ud(t)。誤差電壓經(jīng)過低通濾波器濾波后形成干凈的直流電壓uc（t），用來控制VCO 的輸出頻率和相位，使|φ1(t)－φ2(t)|逐漸減小，直到保持恒定，PD 輸入信號(hào)與參考輸入信號(hào)的頻率相同時(shí)，PLL 進(jìn)入鎖定狀態(tài)。

圖2 PLL 原理

2.1.2 關(guān)鍵技術(shù)

本設(shè)計(jì)既要實(shí)現(xiàn)100%國(guó)產(chǎn)化，又要滿足低相位噪聲（＜－100 dBc/Hz@1 kHz，＜－110 dBc/Hz@100 kHz，＜－120 dBc/Hz@10 MHz）、低雜散（＞70 dBc）以及小型化需求，因此采用PLL 的經(jīng)典電路架構(gòu)，關(guān)鍵技術(shù)和難點(diǎn)在于PLL 芯片和VCO 芯片的選擇以及LPF 的參數(shù)設(shè)置。

根據(jù)PLL 相位噪聲貢獻(xiàn)原理，歸一化噪底優(yōu)于－230 dBc/Hz 的PLL 芯片可以實(shí)現(xiàn)近端相位噪聲優(yōu)于－100 dBc/Hz@1 kHz。VCO 芯片的選擇依據(jù)是相位噪聲低、諧波抑制能力高以及調(diào)諧電壓范圍小，采用無源LPF 以盡可能地減少噪聲來源。

2.1.3 關(guān)鍵器件

1）PD

本設(shè)計(jì)采用自主研發(fā)的電荷泵鑒頻PD 芯片，其最高工作頻率可達(dá)8 GHz，有整數(shù)分頻和小數(shù)分頻2種模式。圖3 為PD 的功能框圖，芯片基于SiGe BiCMOS 工藝，內(nèi)部集成了數(shù)字PD、多量程精準(zhǔn)控制電荷泵、參考R 分頻器以及射頻輸出N 分頻器。

圖3 PD 的功能框圖

2）VCO

采用國(guó)內(nèi)某公司自主研發(fā)的VCO 芯片，其調(diào)諧電壓為0～5 V，調(diào)諧靈敏度為250～800 MHz/V，相位噪聲為－111 dBc/Hz@100 kHz，輸出頻率范圍為8～10 GHz（四分頻輸出：2～2.5 GHz），輸出功率為5～10 dBm（四分頻輸出：－3.5～1 dBm），1/2 次諧波抑制比為60 dBc，1/3 次諧波抑制比為60 dBc，供電電壓為5 V。

3）線性穩(wěn)壓器

選用自主研發(fā)的一款低噪聲、高電源紋波抑制比的低壓差線性穩(wěn)壓器。

4）單片機(jī)(MCU)

選用本單位自主研發(fā)的MCU 芯片與PLL 進(jìn)行串行外設(shè)接口（SPI）通信。

2.1.4 LPF

低通LPF 的設(shè)計(jì)是為了抑制誤差電壓中的高頻分量，以便改善輸出信號(hào)的頻譜純度和頻率穩(wěn)定度。LPF 可以通過無源的阻容感以及運(yùn)算放大器來實(shí)現(xiàn)，根據(jù)VCO 的調(diào)諧特性選擇用哪一種濾波器。本設(shè)計(jì)中選用的無源4 階RC 低通濾波器結(jié)構(gòu)能夠達(dá)到良好的濾波效果。為了不影響PLL 環(huán)路的穩(wěn)定性，LPF 的極點(diǎn)應(yīng)遠(yuǎn)離PLL 帶寬的位置。圖4 為本設(shè)計(jì)的LPF 原理圖。

圖4 LPF 原理圖

2.2 性能參數(shù)分析

2.2.1 輸出頻率

頻率源產(chǎn)生的信號(hào)頻率計(jì)算公式為

其中，fVCO為PLL 反饋回路的射頻輸入頻率，fPFD為鑒相頻率，Nint為整數(shù)分頻系數(shù)，Nfrac為分?jǐn)?shù)分頻系數(shù)，R為參考分頻系數(shù)，fxtal為參考信號(hào)輸入頻率，d 為內(nèi)部二分頻選擇系數(shù)，fOUT為最終輸出頻率。當(dāng)PD 的射頻輸入信號(hào)頻率（通常為fOUT）小于等于4 GHz 時(shí)，d=0；反之，d=1。本設(shè)計(jì)中fPFD=fxtal=100 MHz，取d=0，R=1，Nint=22，Nfrac=0，得fVCO=2 200 MHz，fOUT=8 800 MHz。

2.2.2 相位噪聲

PLL 的相位噪聲主要來自參考輸入信號(hào)、PD、LPF、VCO 以及N 分頻器。各部分的噪聲貢獻(xiàn)可以運(yùn)用線性系統(tǒng)模型來分析，將PLL 相位噪聲模型等效為多個(gè)噪聲源線性疊加，PLL 相位噪聲等效模型如圖5所示。θn,ref(s)為參考信號(hào)的相位噪聲，θn,out(s)為PLL 輸出的相位噪聲，θn,div(s)為分頻器的相位噪聲，θn,vco(s)為VCO 的相位噪聲，in,cp(s)為電荷泵的電流噪聲，vn,lpf(s)為L(zhǎng)PF 的電壓噪聲，Kd為鑒相器增益，Z(s)為環(huán)路濾波器的傳遞函數(shù)，Kv/s 為壓控振蕩器的傳遞函數(shù)。

圖5 PLL 相位噪聲等效模型

設(shè)PLL 的開環(huán)傳遞函數(shù)為Hop(s)，根據(jù)梅森定律[1]，參考信號(hào)相位噪聲到輸出相位噪聲的傳遞函數(shù)為

電荷泵的相位噪聲傳遞函數(shù)為

濾波器的相位噪聲傳遞函數(shù)為

VCO 的相位噪聲傳遞函數(shù)為

分頻器的相位噪聲傳遞函數(shù)為

由式（4）（8）可知，參考信號(hào)和分頻器引入的相位噪聲呈低通特性，所以在環(huán)路帶寬內(nèi)，參考信號(hào)和分頻器的相位噪聲為主要貢獻(xiàn)。由式（5）可知，電荷泵的相位噪聲呈帶通特性，還與電荷泵的增益成反比例關(guān)系，因此可通過增加電荷泵增益來減小帶內(nèi)相位噪聲。由式（7）可知，VCO 引入的相位噪聲呈高通特性，因此環(huán)路帶寬以外，VCO 的相位噪聲為主要貢獻(xiàn)。

常用的PLL 芯片相位噪聲近似計(jì)算式為

其中，Nfloor為PLL 帶內(nèi)噪聲，Nflicker為PD 閃爍噪聲，F(xiàn)floor為PD 歸一化噪底，F(xiàn)flicker為PD 閃爍噪聲基底，fm為頻偏。Ffloor=－230dBc/Hz，F(xiàn)flicker=－268dBc/Hz，fPFD=100MHz，則Nfloor=－124 dBc/Hz@2.2 GHz，Nflicker=－99.4 dBc/Hz@1kHz。因此8.8GHzPLL 的相位噪聲約為－99dBc/Hz@1 kHz，－112 dBc/Hz@10 kHz，－110 dBc/Hz@100 kHz，－130 dBc/Hz@1 MHz。8.8 GHz PLL 的相位噪聲仿真曲線如圖6 所示。

圖6 8.8 GHz PLL 的相位噪聲仿真曲線

3 測(cè)試結(jié)果分析

保持方案和外圍電路及其器件一致，核心器件分別選用國(guó)產(chǎn)PLL 和進(jìn)口PLL，制作兩種頻率源實(shí)物并進(jìn)行測(cè)試。

本設(shè)計(jì)采用厚度為0.8 mm 的多層混壓板。腔體內(nèi)部局部鍍銀，PCB 與腔體使用焊錫膏進(jìn)行燒結(jié)以組裝成小模塊，尺寸為50 mm×40 mm×8 mm。頻率源選用+6 V 直流電源，經(jīng)過模塊內(nèi)部線性穩(wěn)壓器穩(wěn)壓后供給各有源器件。測(cè)試時(shí)，使用外部100 MHz 恒溫晶振作為參考時(shí)鐘，其相位噪聲優(yōu)于－155 dBc/Hz@1 kHz，功率約為+5 dBm，滿足PLL 要求。頻譜儀型號(hào)為N9030B，具備測(cè)試相位噪聲的功能。

頻率源測(cè)試框圖及其測(cè)試環(huán)境如圖7 所示，頻譜和相位噪聲的實(shí)測(cè)曲線如圖8 所示。

圖7 頻率源測(cè)試框圖及其測(cè)試環(huán)境

圖8 8.8 GHz PLL 的頻譜和相位噪聲測(cè)試曲線

結(jié)果顯示，采用國(guó)產(chǎn)PLL 芯片制作的頻率源（統(tǒng)稱“國(guó)產(chǎn)頻率源”）相位噪聲整體上略優(yōu)于采用進(jìn)口PLL 芯片制作的頻率源（統(tǒng)稱“進(jìn)口頻率源”）1～2 dB，且與仿真結(jié)果擬合度較好。國(guó)產(chǎn)頻率源相位噪聲實(shí)測(cè)結(jié)果約為－101 dBc/Hz@1 kHz、－110 dBc/Hz@10 kHz、－110 dBc/Hz@100 kHz、－126 dBc/Hz@1 MHz、－138 dBc/Hz@10 MHz。

國(guó)產(chǎn)頻率源和進(jìn)口頻率源相位噪聲對(duì)比如表1 所示。

表1 國(guó)產(chǎn)頻率源與進(jìn)口頻率源相位噪聲對(duì)比

4 結(jié)論

本文詳細(xì)討論了PLL 相位噪聲的線性模型，從而提出實(shí)現(xiàn)全國(guó)產(chǎn)化X 波段低相位噪聲低雜散頻率源的工程設(shè)計(jì)方法，同時(shí)對(duì)國(guó)產(chǎn)PLL 芯片和進(jìn)口PLL 芯片產(chǎn)生的X 波段頻率源性能展開了詳細(xì)的研究，結(jié)果顯示，采用國(guó)產(chǎn)PLL 的頻率源相位噪聲與理論值高度一致，且略優(yōu)于采用進(jìn)口PLL 的頻率源。使用國(guó)產(chǎn)PLL 芯片實(shí)現(xiàn)的低相位噪聲X 波段頻率源可以廣泛應(yīng)用于無線通信、電子對(duì)抗、雷達(dá)等領(lǐng)域。