集成電路綜合自動測試系統(tǒng)硬件平臺設(shè)計(jì)

馮建呈，王占選，閆麗琴，殷 曄，尉曉惠，王紅宇，吳朝華

(北京航天測控技術(shù)有限公司，北京 100041)

0 引言

測試在集成電路的設(shè)計(jì)、生產(chǎn)、篩選等環(huán)節(jié)中占有重要地位，是保證集成電路良率的重要手段[1-3]。集成電路的測試內(nèi)容主要包含直流參數(shù)測試、交流參數(shù)測試、功能測試三類。其中直流參數(shù)測試項(xiàng)目一般包含輸入高/低電平電壓、輸出高/低電平電壓、輸出高/低電平電流、輸入高/低電平電流、靜態(tài)電源電流、動態(tài)電源電流等測試；交流參數(shù)是指時(shí)間類的參數(shù)，如傳輸延遲時(shí)間等。功能測試如CPU、DSP等的功能測試，主要按照芯片的設(shè)計(jì)規(guī)定，給被測器件輸入管腳施加相應(yīng)的激勵(lì)信號，按照周期、器件引腳檢測輸出管腳的響應(yīng)，并將檢測到的輸出管腳響應(yīng)與期望響應(yīng)進(jìn)行比較，判斷電路是否存在故障[4-7]。

完成集成電路的測試，主要采用集成電路測試系統(tǒng)。受限于國內(nèi)集成電路測試設(shè)備的水平，目前國內(nèi)集成電路特別是超大規(guī)模集成電路的測試主要采用國外進(jìn)口設(shè)備，如美國泰瑞達(dá)公司的J750系列、Ultra Flex、日本愛德萬公司的V93000以及NI公司的STS測試系統(tǒng)等[8-12]。

上述測試系統(tǒng)一般采用總線架構(gòu)、集成測試儀器構(gòu)造成測試設(shè)備，在上位機(jī)程序的控制下完成測試。以應(yīng)用廣泛的V93000為例，其硬件系統(tǒng)分為五部分：測試頭、主控計(jì)算機(jī)、配電控制機(jī)柜、支撐體和液冷系統(tǒng)。測試頭是系統(tǒng)的核心，實(shí)現(xiàn)被測集成電路測試矢量的收發(fā)與比較，測試頭內(nèi)部包含如測試儀器機(jī)籠，各類型測試儀器安裝在機(jī)籠中，典型的測試儀器類型包含數(shù)字通道板、DPS 板、模擬測試板等，其中數(shù)字通道板最高測試速率可達(dá)1.6 Gbps[13-15]。相比較而言，國產(chǎn)集成電路測試設(shè)備的測試速率較低，一般在200 MHz以下，主要應(yīng)用在中小規(guī)模數(shù)字集成電路、模擬電路和混合信號電路測試中，基本不能滿足FPGA、CPU、DSP等典型國產(chǎn)超大規(guī)模集成電路的測試需求。

針對當(dāng)前國內(nèi)集成電路產(chǎn)業(yè)快速發(fā)展的現(xiàn)狀，為進(jìn)一步提升國產(chǎn)高性能集成電路測試設(shè)備水平、滿足產(chǎn)量不斷提升的高性能國產(chǎn)集成電路設(shè)計(jì)驗(yàn)證、量產(chǎn)測試等測試需求，研制國產(chǎn)超大規(guī)模集成電路綜合自動測試系統(tǒng)，未來可有效滿足國產(chǎn)超大規(guī)模集成電路測試需要。

1 系統(tǒng)總體設(shè)計(jì)

超大規(guī)模集成電路綜合自動測試驗(yàn)證系統(tǒng)主要包含硬件平臺、軟件平臺。硬件平臺作為基礎(chǔ)支撐平臺，提供被測試集成電路所需的硬件測試資源。軟件平臺作為實(shí)現(xiàn)測試驗(yàn)證的基礎(chǔ)軟件環(huán)境，具備開發(fā)運(yùn)行、數(shù)據(jù)分析、狀態(tài)監(jiān)測、硬件管理等功能。超大規(guī)模集成電路綜合測試驗(yàn)證系統(tǒng)總體組成框圖如圖1所示。

圖1 系統(tǒng)總體組成圖

硬件平臺包含測試頭、配電監(jiān)控分系統(tǒng)、顯控分系統(tǒng)、自檢校準(zhǔn)分系統(tǒng)等四部分。具體組成如圖2所示。

圖2 硬件平臺基本組成框圖

1.1 顯控分系統(tǒng)

主要包含主控工作站、矢量轉(zhuǎn)換工作站、網(wǎng)絡(luò)設(shè)備等；主控工作站部署自動測試軟件，矢量轉(zhuǎn)換工作站部署矢量轉(zhuǎn)換軟件，顯控分系統(tǒng)內(nèi)部通過LAN網(wǎng)絡(luò)實(shí)現(xiàn)互聯(lián)；主控工作站通過適配卡與PXIE儀器連接，實(shí)現(xiàn)儀器的控制信息和數(shù)據(jù)信息交互，通過LAN、GPIB等接口控制外掛式儀器。

1.2 測試頭

主要包含基于PXIe總線的測試儀器等。測試頭通過PXIe總線外掛式控制器連接主控工作站的適配卡，基于PXIe總線接收控制信息、上傳測試數(shù)據(jù)信息；PXIe總線背板接收各模塊的溫濕度、用電信息等；狀態(tài)監(jiān)控單元采集測試頭其他部分的運(yùn)行狀態(tài)信息并將信息上傳到配電監(jiān)控分系統(tǒng)；測試頭內(nèi)所有的硬件資源匯集到DIB接口板，通過接口板完成與被測芯片的測試接入適配功能。

1.3 配電監(jiān)控分系統(tǒng)

配電單元：外部供電分成兩路，一路用于液冷單元供電，另一路接入穩(wěn)壓配電單元，進(jìn)行穩(wěn)壓和AC/DC轉(zhuǎn)換，分別用于顯控分系統(tǒng)、測試頭等供電；

監(jiān)控顯示單元：實(shí)現(xiàn)AC/DC電源的輸出監(jiān)測、測試頭內(nèi)部狀態(tài)監(jiān)控信息讀取、PXIE背板數(shù)據(jù)讀取，并實(shí)現(xiàn)上述信息的顯示、本地存儲和報(bào)警功能；根據(jù)主控計(jì)算機(jī)的查詢等指令，實(shí)現(xiàn)基于LAN的數(shù)據(jù)上傳功能。

1.4 自檢校準(zhǔn)分系統(tǒng)

主要包含外部校準(zhǔn)儀器、內(nèi)部校準(zhǔn)儀器和自檢校準(zhǔn)DIB等。儀器通過LAN/GPIB等與主控工作站相連，自檢校準(zhǔn)DIB通過RS485與主控工作站相連。測試頭中的儀器、校準(zhǔn)儀器和DIB均在自檢校準(zhǔn)軟件的控制下，配合完成自檢校準(zhǔn)。各分系統(tǒng)組成與接口關(guān)聯(lián)如圖3所示。

圖3 硬件平臺分系統(tǒng)接口關(guān)系

2 主要測試儀器設(shè)計(jì)方案

2.1 基于PXIe總線的硬件儀器架構(gòu)方案

測試儀器部分由工作站、PXIe外掛控制器及PCIe適配卡、背板及各功能模塊組成，工作站與背板通過PXIe外掛控制器及PCIe適配卡通信，系統(tǒng)背板通過PCIe交換芯片和控制器的下行鏈路與各功能模塊進(jìn)行通信。主要實(shí)現(xiàn)工作站與數(shù)字測試模塊、模擬測試模塊、DPS等模塊的通信、控制和管理協(xié)調(diào)，實(shí)現(xiàn)功能模塊的時(shí)鐘分配、同步、互聯(lián)通信以及功能模塊狀態(tài)監(jiān)測，實(shí)現(xiàn)芯片功能、直流參數(shù)等的測試，組成框架如圖4所示。

圖4 基于PXIe總線硬件儀器框架

2.2 數(shù)字模塊設(shè)計(jì)方案

數(shù)字測試模塊主要用于芯片數(shù)字通道的直流參數(shù)、交流參數(shù)和功能測試。數(shù)字測試模塊通道數(shù)量多，具有動態(tài)負(fù)載和PPMU功能，可以實(shí)現(xiàn)芯片多個(gè)數(shù)字管腳的漏電流、導(dǎo)通電阻、閾值電壓等直流參數(shù)的測量。

數(shù)字測試模塊包含軟件和硬件兩部分。軟件運(yùn)行在計(jì)算機(jī)上，主要實(shí)現(xiàn)基本控制和測量功能。軟件生成的指令和數(shù)據(jù)與數(shù)字測試模塊硬件之間通過控制器模塊、背板傳輸，這些數(shù)據(jù)在通信及管理單元中進(jìn)行解析和分配，再通過內(nèi)部高速串行總線或內(nèi)部源同步總線與每個(gè)向量處理單元通信。數(shù)字測試模塊的主要工作原理如圖5所示。

圖5 數(shù)字測試模塊硬件工作原理圖

背板有專用的同步總線，模塊內(nèi)的時(shí)鐘及同步單元使用該總線實(shí)現(xiàn)多個(gè)模塊之間的同步。通信及管理單元將控制指令和數(shù)據(jù)發(fā)送到每個(gè)向量處理單元，每個(gè)向量處理單元控制32個(gè)通道。輸入/輸出信號經(jīng)由前端電路、繼電器陣列和連接器與測試頭的探針連接。

背板FPGA和通信及管理FPGA之間還有外部高速串行總線和狀態(tài)監(jiān)測總線連接。其中外部高速串行總線用于以廣播方式分發(fā)大量控制數(shù)據(jù)。狀態(tài)監(jiān)測數(shù)據(jù)總線則用于傳輸狀態(tài)監(jiān)測數(shù)據(jù)，該類數(shù)據(jù)具有非常高的優(yōu)先級，必須使用獨(dú)立的總線。

2.2.1 FPGA固件設(shè)計(jì)方案

通信及管理FPGA主要實(shí)現(xiàn)數(shù)字測試模塊與計(jì)算機(jī)之間的數(shù)據(jù)交互，實(shí)現(xiàn)數(shù)字測試模塊之間以及數(shù)字測試模塊和其他模塊之間的同步，實(shí)現(xiàn)數(shù)字測試模塊的電源管理、任務(wù)管理等。

向量處理FPGA主要實(shí)現(xiàn)向量生成、向量及時(shí)序數(shù)據(jù)讀寫、向量格式調(diào)整、采樣數(shù)據(jù)處理、向量延時(shí)調(diào)整、延時(shí)校準(zhǔn)、前端芯片控制等功能，均通過FPGA實(shí)現(xiàn)，每32通道由一個(gè)FPGA處理。向量處理是數(shù)字測試模塊的核心，向量處理FPGA的功能框圖如圖6所示。

圖6 向量處理FPGA

測試向量全部存儲在大容量向量存儲器中，工作啟動前將部分需要執(zhí)行循環(huán)、跳轉(zhuǎn)等復(fù)雜命令的向量通過向量存儲器控制器加載至高速向量緩存。而其他不需要執(zhí)行上述復(fù)雜指令的向量則在運(yùn)行時(shí)動態(tài)、順序的從存儲器中讀出，通過FPGA內(nèi)部的向量緩沖FIFO，由向量生成單元讀取并處理。

2.2.2 高速數(shù)字信號發(fā)生與采樣方案

前端電路將邏輯信號轉(zhuǎn)換為特定電壓值的模擬信號，也能將端口的模擬信號按照一定的閾值轉(zhuǎn)換為邏輯信號，其信號通過率大于1.6 Gbps即可滿足要求。在上述硬件基礎(chǔ)上，還需要通過向量處理FPGA實(shí)現(xiàn)高速數(shù)字信號的發(fā)生和采樣，即生成最高1.6 Gbps的前端電路控制信號；需要實(shí)現(xiàn)高速數(shù)字信號采樣，以最高1.6 GHz的頻率采樣前端電路轉(zhuǎn)換后的數(shù)字信號。本設(shè)計(jì)中采用FPGA內(nèi)部的專用ISERDES和OSERDES電路實(shí)現(xiàn)邏輯信號的采樣和發(fā)送。在FPGA內(nèi)部，數(shù)據(jù)流以并行形式存在，所以可在較低頻率下進(jìn)行處理。處理后的數(shù)據(jù)可以通過OSERDES電路串化輸出。ISERDES電路的工作過程和OSERDES相反，實(shí)現(xiàn)將高速采樣的邏輯信號轉(zhuǎn)換為FPGA內(nèi)部的低速并行信號。使用上述電路可以實(shí)現(xiàn)1.6 Gbps的IO，更重要的是，使用該電路可以同時(shí)支持時(shí)序邊沿的調(diào)整。在FPGA本地，使用較低頻率的時(shí)鐘就可以對并行數(shù)據(jù)進(jìn)行編碼，從而改變串化后的數(shù)據(jù)。盡管對并行數(shù)據(jù)進(jìn)行實(shí)時(shí)編碼的難度很大，但該方法具有以下優(yōu)點(diǎn)：

1)作為FPGA內(nèi)置電路，穩(wěn)定性好和一致性高，不需要額外的外圍器件；

2)FPGA的每個(gè)IO管腳均有專用的I/O SERDES，可以支持大量的IO；

3)FPGA內(nèi)部的數(shù)據(jù)均為多位并行數(shù)據(jù)，使數(shù)據(jù)格式調(diào)整功能的實(shí)現(xiàn)成為可能。

2.2.3 多通道同步方案

在實(shí)現(xiàn)時(shí)鐘、觸發(fā)同步和通道延時(shí)校準(zhǔn)的基礎(chǔ)上，可以實(shí)現(xiàn)多通道同步，滿足大規(guī)模數(shù)字電路測試需求。

由于需要大范圍可調(diào)的時(shí)鐘頻率，且時(shí)鐘相位關(guān)系固定，所以使用具有多芯片同步功能的DDS。設(shè)計(jì)需要保證3種時(shí)鐘(SYNCCLK、PCLK、SCLK)，共48路時(shí)鐘具有嚴(yán)格相位關(guān)系。普通時(shí)鐘緩沖器可以保證片內(nèi)信號的延時(shí)一致性，但是多數(shù)無法保證芯片間的一致性。為保證時(shí)鐘同步，所有時(shí)鐘均在背板生成，然后分配到每個(gè)模塊。

在實(shí)現(xiàn)時(shí)鐘同步的基礎(chǔ)上，可以實(shí)現(xiàn)觸發(fā)同步。模塊間、模塊與控制計(jì)算機(jī)之間的觸發(fā)和信息交互都基于一個(gè)同步的低頻時(shí)鐘(SYNCCLK)。該低頻時(shí)鐘與每個(gè)模塊的工作時(shí)鐘都有嚴(yán)格的相位關(guān)系。每個(gè)模塊都有4對差分信號線連接到背板FPGA，其中兩對用于模塊向背板FPGA發(fā)送信號，兩對用于背板FPGA向模塊發(fā)送信號。由于參考時(shí)鐘的頻率較低(10 MHz或以下)，所以不需要源同步時(shí)鐘。背板FPGA時(shí)鐘使用參考時(shí)鐘的下降沿工作，模塊使用參考時(shí)鐘的上升沿工作，可以為布線留下足夠的余量。信號傳輸延時(shí)控制在±5～10 ns就可以滿足同步要求。

上述同步總線可以實(shí)現(xiàn)各個(gè)模塊在低頻同步時(shí)鐘域(SYNCCLK)同步，關(guān)鍵步驟是實(shí)現(xiàn)低頻同步時(shí)鐘域的信號轉(zhuǎn)換到模塊工作時(shí)鐘(PCLK)域后，各個(gè)模塊之間的同步。時(shí)鐘分頻、時(shí)鐘分配電路使用的緩沖器都具備芯片間同步和輸出延時(shí)調(diào)整功能，可以保證SYNCCLK和PCLK之間具有固定的、可重復(fù)的相位關(guān)系，從而實(shí)現(xiàn)工作頻率相同時(shí)，各模塊間的同步。

2.2.4 通道延時(shí)校準(zhǔn)方案

延時(shí)校準(zhǔn)主要功能是通過測量數(shù)字測試模塊輸入/輸出通道的內(nèi)部延時(shí)，以及傳輸線、設(shè)備接口板走線等外部延時(shí)，然后調(diào)整每個(gè)通道內(nèi)部的延時(shí)值，使所有信號從模塊到被測對象的傳輸和從被測對象到模塊的傳輸分別同步。校準(zhǔn)過程包括數(shù)字測試模塊內(nèi)部各通道輸出/輸入延時(shí)校準(zhǔn)和外部延時(shí)校準(zhǔn)兩個(gè)步驟。

內(nèi)部輸出/輸入對齊借助校準(zhǔn)設(shè)備接口板進(jìn)行，校準(zhǔn)設(shè)備接口板主要為繼電器陣列，數(shù)字模塊各通道可通過繼電器陣列切換，從而測量兩個(gè)通道間相對的輸入/輸出延時(shí)偏差。

具體延時(shí)信息含義如下：

1)內(nèi)部發(fā)送延時(shí)A：參考通道的FPGA發(fā)送信號至前端電路的走線延時(shí)、前端芯片的發(fā)送傳播延時(shí)；

2)內(nèi)部接收延時(shí)B：參考通道的FPGA接收信號至前端電路的走線延時(shí)、前端芯片的接收傳播延時(shí)；

3)內(nèi)部發(fā)送延時(shí)C：被測通道的FPGA發(fā)送信號至前端電路的走線延時(shí)、前端芯片的發(fā)送傳播延時(shí)；

4)內(nèi)部接收延時(shí)D：被測通道的FPGA接收信號至前端電路的走線延時(shí)、前端芯片的接收傳播延時(shí)；

5)外部走線傳播延時(shí)E：參考通道的前端芯片至校準(zhǔn)DIB上的繼電器之間的走線及線纜的傳播延時(shí)；

6)外部走線傳播延時(shí)F：被測通道的前端芯片至校準(zhǔn)DIB上的繼電器之間的走線及線纜的傳播延時(shí)；

首先選擇一個(gè)通道為參考通道與一個(gè)被測通道，利用各通道的自發(fā)自收，參考通道與被測通道的互發(fā)互收，分別可以測得參考通道自發(fā)自收時(shí)間T1，被測通道的自發(fā)自收時(shí)間T2，參考通道發(fā)接收通道收的時(shí)間T3，被測通道發(fā)參考通道收的時(shí)間T4。

由上述參數(shù)可以計(jì)算出，參考通道與被測通道發(fā)送延時(shí)相對偏差，接收延時(shí)相對偏差。偏差為負(fù)，則表示被測通道發(fā)送或接收延時(shí)大于參考通道，偏差為正，則表示被測通道發(fā)送或接收延時(shí)小于參考通道。通過切換被測通道，分別測出各通道相對于參考通道的延時(shí)偏差。

在測得的發(fā)送延時(shí)偏差與接收延時(shí)偏差中分別找到最小值，此值表示相對于參考通道延時(shí)最大偏差，所有通道均通過FPGA內(nèi)部延時(shí)補(bǔ)償對齊該通道，從而實(shí)現(xiàn)各通道輸入/輸出對齊。

內(nèi)部輸出/輸入對齊主要是將數(shù)字模塊內(nèi)部前端電路與FPGA之間的輸出延時(shí)與輸入延時(shí)對齊，而外部延時(shí)補(bǔ)償則是通過TDR技術(shù)測量前端電路與被測芯片之間的延時(shí)(走線延時(shí)、線纜延時(shí))等參數(shù)，實(shí)現(xiàn)整體延時(shí)補(bǔ)償。

2.3 模擬模塊設(shè)計(jì)方案

模擬測試模塊需要實(shí)現(xiàn)任意波形發(fā)生器、數(shù)字化儀功能，對外輸入輸出端口共有32個(gè)(16差分輸出/16差分輸入)，每個(gè)端口均支持PPMU功能，快速實(shí)現(xiàn)直流參數(shù)測量功能。主要包括DAC、ADC、輸入調(diào)理、輸出調(diào)理、PPMU、FPGA控制、存儲控制、供電單元、電源監(jiān)測及溫度監(jiān)測等幾部分。

具體工作原理：用戶通過程序配置通道的功能模式：1)信號發(fā)生時(shí)，用戶通過PXIe總線將波形數(shù)據(jù)下載至存儲器，通過上位機(jī)驅(qū)動程序配置波形參數(shù)，輸出使能后，波形輸出至端口連接器；2)信號采集時(shí)，用戶通過上位機(jī)驅(qū)動程序配置采集參數(shù)，采集使能后，通過總線將采集數(shù)據(jù)讀入至上位機(jī)，上位機(jī)進(jìn)行數(shù)據(jù)處理后，顯示相關(guān)參數(shù)信息；3)PPMU測量時(shí)，用戶通過上位機(jī)配置PPMU的工作模式，驅(qū)動DAC激勵(lì)輸出及ADC采集，實(shí)現(xiàn)直流參數(shù)測量。

模擬測試模塊總體框圖如圖7所示。

圖7 模擬測試模塊原理框圖

2.3.1 邏輯控制單元

該單元實(shí)現(xiàn)了整機(jī)的通訊、系統(tǒng)控制、邏輯功能控制及數(shù)據(jù)處理功能。硬件主要由FPGA芯片、配置芯片以及必要外圍電阻電容等組成。FPGA包含數(shù)據(jù)處理及各種功能控制邏輯，實(shí)現(xiàn)整機(jī)的總線通訊、系統(tǒng)控制及功能控制。

2.3.2 輸出調(diào)理

輸出調(diào)理電路實(shí)現(xiàn)輸出信號的各種調(diào)理功能，對輸出信號的幅頻特性起到?jīng)Q定性作用。主要由I-V轉(zhuǎn)換、濾波器組、衰減電路、單端轉(zhuǎn)差分電路、功率放大電路及其他輔助電路組成。

輸出調(diào)理流程：DAC轉(zhuǎn)換后的波形信號輸入運(yùn)放電路，將差分電流信號轉(zhuǎn)換為單端電壓信號。該信號輸入至濾波器組，濾波后的主信號輸入初級放大，然后信號經(jīng)由衰減電路、直流疊加電路及單端轉(zhuǎn)差分電路，實(shí)現(xiàn)信號的基礎(chǔ)調(diào)理，轉(zhuǎn)換生成的差分信號輸入至兩組功率放大電路，實(shí)現(xiàn)雙端口單端/差分信號輸出。

濾波器組：主要包含3個(gè)低通濾波器：高分辨率信號發(fā)生采用1 kHz及40 kHz進(jìn)行信號濾波處理，高采樣率信號發(fā)生采用100 MHz濾波器進(jìn)行信號濾波處理，且兩種信號發(fā)生濾波器均可實(shí)現(xiàn)旁路控制，濾波器切換采用高頻繼電器實(shí)現(xiàn)。多截止頻率濾波器的設(shè)計(jì)可有效提升全頻帶輸出信號的信號質(zhì)量。

衰減電路：為充分保證信號的幅度分辨率，衰減電路設(shè)計(jì)參考對標(biāo)模塊，以3 dB步進(jìn)設(shè)計(jì)衰減電路，組合疊加實(shí)現(xiàn)0～18 dB衰減，等效實(shí)現(xiàn)信號輸出電路7個(gè)輸出量程。

2.3.3 輸入調(diào)理

輸入調(diào)理電路實(shí)現(xiàn)輸入信號的各種調(diào)理功能，主要由阻抗選擇電路、耦合選擇電路、單端/差分電路、量程選擇電路、偏置DAC及其他輔助電路組成。

輸入調(diào)理流程：輸入信號通過50 Ω/1 MΩ阻抗選擇，根據(jù)耦合方式選擇AC/DC耦合，根據(jù)單端/差分采集模式，選擇差分轉(zhuǎn)單端電路單元工作路由，轉(zhuǎn)換后的信號經(jīng)由量程控制電路實(shí)現(xiàn)幅度調(diào)制并疊加直流偏置信號，經(jīng)多截止頻率濾波器組后輸入至ADC單元。多截止頻率濾波器組的設(shè)計(jì)可有效提升輸入的THD及SFDR指標(biāo)。ADC單元根據(jù)當(dāng)前通道的采集模式(高速/高分辨率)程控選擇ADC。

濾波器組：主要包含3個(gè)低通濾波器，高分辨率信號發(fā)生采用1 kHz及40 kHz進(jìn)行信號濾波處理，高采樣率信號發(fā)生采用100 MHz濾波器進(jìn)行信號濾波處理，且兩種信號采集模式中濾波器均可實(shí)現(xiàn)旁路控制，濾波器切換采用高頻繼電器實(shí)現(xiàn)。

衰減電路：為了充分保證信號的幅度分辨率，衰減電路設(shè)計(jì)參考對標(biāo)模塊，以3 dB步進(jìn)設(shè)計(jì)衰減電路，組合疊加實(shí)現(xiàn)0～18 dB衰減，等效實(shí)現(xiàn)信號7個(gè)輸入量程控制。

2.4 器件供電單元(DPS)模塊設(shè)計(jì)方案

DPS模塊主要實(shí)現(xiàn)對被測集成電路的供電、補(bǔ)償和回采。DPS模塊由電源激勵(lì)模塊(Force)、接收模塊(Sense)、低噪聲放大器、保護(hù)電路等組成。

為保證測試數(shù)據(jù)的精度，輸出電源信號采用多級放大方式，并采用高性能濾波設(shè)計(jì)，共有8個(gè)電源通道。各組成單元如下：

控制FPGA接收來自計(jì)算機(jī)的命令和數(shù)據(jù)，并根據(jù)這些命令和數(shù)據(jù)，控制板上的所有其它電路。DPS電源給小電流DPS通道的功率放大器提供電源。DPS模數(shù)和數(shù)模轉(zhuǎn)換器用于設(shè)定輸出電壓或者電流，以及采集轉(zhuǎn)換輸出的電壓和電流。DPS通道用于設(shè)定輸出電壓，通過負(fù)反饋實(shí)現(xiàn)電壓穩(wěn)定，以及測量電流等功能。

3 測試系統(tǒng)集成與校準(zhǔn)方案

3.1 測試系統(tǒng)集成方案

測試頭是測試系統(tǒng)的核心單元。測試頭集成安裝PXIe總線儀器模塊、液冷內(nèi)循環(huán)單元、測試接入裝置、風(fēng)冷單元、監(jiān)控單元、線纜網(wǎng)等。其中，測試接入裝置包含測試頭對接鎖緊裝置、測試接口板動力對接裝置、測試接口板(含測試插座)組成，通過測試連接裝置實(shí)現(xiàn)測試頭硬件資源通道與測試接口板的資源信號轉(zhuǎn)接，通過測試插座實(shí)現(xiàn)對多類型集成電路的測試安裝。測試接入裝置組成如圖8所示。

圖8 測試接入裝置組成框圖

測試接入裝置安裝在測試頭頂端，其下部通過線纜與測試頭內(nèi)部的測試儀器連接、轉(zhuǎn)接到其內(nèi)部安裝的彈性連接器上。同時(shí)其內(nèi)部還安裝有動力結(jié)構(gòu)件，實(shí)現(xiàn)安裝在測試接入裝置頂端的測試接口板(DIB)下壓與彈性連接器相連。

3.2 校準(zhǔn)方案[16-20]

硬件平臺的校準(zhǔn)主要分為兩個(gè)步驟，外部校準(zhǔn)以及內(nèi)部校準(zhǔn)，以內(nèi)部校準(zhǔn)為主。整體校準(zhǔn)結(jié)構(gòu)如圖9所示。

圖9 校準(zhǔn)結(jié)構(gòu)示意圖

硬件平臺通過專用的校準(zhǔn)DIB板實(shí)現(xiàn)各儀器模塊的統(tǒng)一校準(zhǔn)。校準(zhǔn)DIB板上放置有參考電壓源，參考電阻以及高精度PMU單元。具體校準(zhǔn)時(shí)，首先通過外部校準(zhǔn)儀器對校準(zhǔn)DIB板上的內(nèi)部校準(zhǔn)資源進(jìn)行校準(zhǔn)，然后通過內(nèi)部校準(zhǔn)資源對儀器通道的各項(xiàng)參量進(jìn)行測量，實(shí)現(xiàn)各通道的自動校準(zhǔn)。無論是內(nèi)部校準(zhǔn)還是外部校準(zhǔn)，校準(zhǔn)過程中，都會記錄被校準(zhǔn)參量的預(yù)期值與實(shí)際值，由此得到需要被修正的偏差，在校準(zhǔn)完成后會以文本的格式保存于上位機(jī)中，在具體測試時(shí)，軟件會首先加載校準(zhǔn)文本數(shù)據(jù)，用以修正系統(tǒng)誤差。

4 硬件平臺指標(biāo)測試驗(yàn)證

4.1 硬件平臺技術(shù)指標(biāo)測試

在完成硬件平臺集成工作后，采用高性能外部儀器、測試接口板、測試線纜相結(jié)合的方式，對硬件平臺的技術(shù)指標(biāo)進(jìn)行了測試。測試時(shí)的連接框圖如圖10所示。

圖10 測試平臺測試項(xiàng)設(shè)備連接圖

通過測試，主要指標(biāo)滿足指標(biāo)要求，測試數(shù)據(jù)如下：

表1 硬件平臺測試指標(biāo)

4.2 基于典型芯片的測試驗(yàn)證

選取的典型芯片BM3110MPB兼容 SPARC V8 體系結(jié)構(gòu)的 32 位微處理器，采用BGA484封裝形式，含64路通用IO。BM3110MPB集成多路模擬量與開關(guān)量數(shù)據(jù)采集、多路模擬與數(shù)字信號輸出、外設(shè)接口，內(nèi)部通過總線將高性能 CPU、浮點(diǎn)處理器、模擬開關(guān)、計(jì)數(shù)器、定時(shí)器、通用 I/O、輸出等功能模塊集成在單一芯片上，適合測試、實(shí)時(shí)計(jì)算以及控制領(lǐng)域應(yīng)用。該芯片基于先進(jìn)架構(gòu)，包含典型的外設(shè)接口，輸入輸出引腳數(shù)量較多，工作頻率較高，具有較好的典型性，適合驗(yàn)證所設(shè)計(jì)綜合自動測試驗(yàn)證系統(tǒng)的功能指標(biāo)。

首先，需要設(shè)計(jì)BM3110MPB測試接口板，實(shí)現(xiàn)綜合自動測試驗(yàn)證系統(tǒng)與BM3110MPB的連接。BM3110MPB測試連接關(guān)系如圖11所示。

圖11 BM3110MPB測試連接關(guān)系

其次，在綜合自動測試驗(yàn)證系統(tǒng)上位機(jī)軟件配置芯片BM3110MPB測試流程。參照BM3110MPB的產(chǎn)品使用手冊，測試流程包含連接測試、輸入漏電流測試、上下拉輸入漏電流測試、電源電流測試、輸入高電平測試、輸出直流參數(shù)測試、交流參數(shù)測試等。該芯片的測試程序截圖如圖12所示。

圖12 BM3110MPB測試程序截圖

測試程序流程圖組成如圖13所示。

圖13 BM3110MPB測試程序流程圖組成

最后，編譯、下載所開發(fā)的測試程序，執(zhí)行該測試程序，實(shí)現(xiàn)該芯片的詳細(xì)測試。將測試數(shù)據(jù)與BM3110MPB的產(chǎn)品使用手冊中相關(guān)參數(shù)對比，驗(yàn)證系統(tǒng)測試能力。測試程序執(zhí)行時(shí)長不超過1分鐘，表2為運(yùn)行BM3110MPB芯片的測試程序的結(jié)果。

表2 BM3110MPB電路測試結(jié)果

測試結(jié)果表明，綜合自動測試驗(yàn)證系統(tǒng)經(jīng)過參數(shù)校準(zhǔn)后，測試效率、測試數(shù)據(jù)能夠滿足BM3110MPB芯片的測試需求，該集成電路綜合自動測試系統(tǒng)硬件平臺設(shè)計(jì)合理可行。

5 結(jié)束語

本文主要介紹了國產(chǎn)超大規(guī)模集成電路綜合自動測試系統(tǒng)硬件平臺。硬件平臺作為基礎(chǔ)支撐平臺，提供被測試集成電路所需的硬件測試資源，包含測試頭、配電監(jiān)控分系統(tǒng)、顯控分系統(tǒng)、自檢校準(zhǔn)分系統(tǒng)等四部分，其中測試頭是硬件平臺的核心單元。通過依次完成測試頭內(nèi)部的核心測試儀器研制、系統(tǒng)集成與指標(biāo)測試、基于典型芯片的測試驗(yàn)證等工作，表明硬件平臺最高可實(shí)現(xiàn)2048數(shù)字通道、單通道最高測試速率1 600 Mbps等數(shù)字測試指標(biāo)、實(shí)現(xiàn)電壓輸出范圍0～12 V、最大輸出電流800 mA等DPS測試指標(biāo)等。該系統(tǒng)目前已經(jīng)通過了國產(chǎn)典型芯片如CPU、DSP、FPGA、SRAM等的初步測試驗(yàn)證，未來進(jìn)一步優(yōu)化系統(tǒng)軟硬件后，可廣泛應(yīng)用在集成電路的設(shè)計(jì)驗(yàn)證、量產(chǎn)測試和篩選測試等環(huán)節(jié)，滿足國產(chǎn)集成電路測試需要。