統(tǒng)一測(cè)控系統(tǒng)射頻數(shù)字化實(shí)現(xiàn)關(guān)鍵技術(shù)研究

王 威,孫亮亮,任 穎,于久靖

(北京跟蹤與通信技術(shù)研究所, 北京 100094)

0 引言

在過(guò)去半個(gè)世紀(jì)的時(shí)間里,我國(guó)航天測(cè)控通信系統(tǒng)經(jīng)歷了從無(wú)到有、從單一到綜合的發(fā)展歷程,逐步形成了符合我國(guó)國(guó)情的航天測(cè)控系統(tǒng),具備了對(duì)載人飛船和各類(lèi)不同軌道衛(wèi)星的發(fā)射以及在軌運(yùn)行、返回式衛(wèi)星提供測(cè)控支持的能力[1-6]。20世紀(jì)90年代初,為適應(yīng)載人航天任務(wù)的特殊需求,我國(guó)開(kāi)始建設(shè)新一代航天測(cè)控網(wǎng),逐步建立了陸、海基統(tǒng)一測(cè)控系統(tǒng)網(wǎng)[7],目前上述設(shè)備逐漸到壽,面臨更新?lián)Q代問(wèn)題。更高精度、更多目標(biāo)、更加高效、更加智能和更低成本等仍是地基測(cè)控通信網(wǎng)不斷追逐的目標(biāo),因此需要深挖現(xiàn)有微波統(tǒng)一系統(tǒng)潛力,不斷優(yōu)化地基測(cè)控通信網(wǎng)絡(luò)[8-9]。

隨著半導(dǎo)體技術(shù)的發(fā)展,器件特征尺寸越來(lái)越小,晶體管特征頻率越來(lái)越高,同時(shí),微電子和計(jì)算機(jī)技術(shù)的飛速發(fā)展促使模數(shù)/數(shù)模(AD/DA)轉(zhuǎn)換器向更高速、更高精度、更大動(dòng)態(tài)的方向發(fā)展,將射頻數(shù)字化技術(shù)應(yīng)用于測(cè)控信號(hào)的接收和發(fā)射成為可能,這能有效取代傳統(tǒng)設(shè)備的中頻變換鏈路及中頻開(kāi)關(guān)矩陣等單點(diǎn)設(shè)備,不僅能顯著簡(jiǎn)化系統(tǒng)上下行鏈路的復(fù)雜程度,有利于提高系統(tǒng)的可靠性與電磁兼容性能,且大幅減少模擬器件,有效降低了測(cè)控系統(tǒng)零值控制的難度和復(fù)雜度[10-17]。

與此同時(shí),射頻數(shù)字化也引入了一些傳統(tǒng)架構(gòu)中沒(méi)有的不確定性,新的問(wèn)題表現(xiàn)為:① 為了滿(mǎn)足特定的天線軸比和正確地實(shí)現(xiàn)角誤差控制,需要保證多路接收/發(fā)射通道之間信號(hào)和數(shù)據(jù)的時(shí)延同步,如和路和差路之間的同步,主路和備路之間的同步;② 由于射頻數(shù)字化和高速的數(shù)據(jù)交換帶來(lái)系統(tǒng)時(shí)延不確定性,會(huì)影響測(cè)距精度,需要解決確定性時(shí)延的問(wèn)題,并且要在開(kāi)電或復(fù)位后維持不變。

本文中首先介紹了一種基于射頻數(shù)字化統(tǒng)一測(cè)控系統(tǒng)及其測(cè)距原理。針對(duì)射頻數(shù)字化帶來(lái)的信號(hào)時(shí)延抖動(dòng)問(wèn)題,提出了一種多通道同步與確定性延時(shí)控制方法,提升了測(cè)距結(jié)果穩(wěn)定性。最后開(kāi)展了系列試驗(yàn),驗(yàn)證了本文方法對(duì)改善測(cè)距零值抖動(dòng)的有效性。

1 一種射頻數(shù)字化的S頻段統(tǒng)一測(cè)控系統(tǒng)

S頻段統(tǒng)一測(cè)控系統(tǒng)射頻數(shù)字化實(shí)現(xiàn)組成框圖如圖1所示。以典型的S頻段統(tǒng)一測(cè)控系統(tǒng)為例,給出該系統(tǒng)的射頻數(shù)字化實(shí)現(xiàn)方案。

圖1 S頻段統(tǒng)一測(cè)控系統(tǒng)射頻數(shù)字化實(shí)現(xiàn)組成框圖

與傳統(tǒng)統(tǒng)一測(cè)控系統(tǒng)相比,使用數(shù)字化前端分系統(tǒng)取代了射頻開(kāi)關(guān)矩陣、多通道變頻鏈路、大規(guī)模中頻開(kāi)關(guān)矩陣等設(shè)備,顯著簡(jiǎn)化了系統(tǒng)上下行鏈路的復(fù)雜程度,有利于提高系統(tǒng)的電磁兼容性能;摒棄了開(kāi)關(guān)矩陣等系統(tǒng)單點(diǎn)設(shè)備的使用,提升了系統(tǒng)可靠性;大幅減少了機(jī)房設(shè)備的電纜數(shù)量,有助于提升系統(tǒng)的維護(hù)、檢修性能。

射頻數(shù)字化設(shè)備框圖如圖2所示。主要由射頻數(shù)字化設(shè)備和商用萬(wàn)兆網(wǎng)交換機(jī)組成,能同時(shí)完成下行射頻信號(hào)和上行IP數(shù)字包信號(hào)的處理。對(duì)于接收通道,輸入射頻信號(hào)通過(guò)AD采樣并實(shí)施數(shù)字IP化處理后送萬(wàn)兆網(wǎng)交換機(jī)傳輸;對(duì)于發(fā)射通道,輸入的數(shù)字化IP包,通過(guò)信號(hào)處理,輸出射頻信號(hào)。

圖2 S頻段射頻數(shù)字化設(shè)備組成框圖

對(duì)于下行鏈路,輸入射頻信號(hào)通過(guò)信道盒接收通道放大、濾波處理送信號(hào)處理載板,信號(hào)處理載板上AD采樣后送信號(hào)處理FPGA,信號(hào)處理FPGA對(duì)AD采樣后信號(hào)完成多相數(shù)字下變頻、CIC抽取濾波、信號(hào)組幀處理后通過(guò)高速總線送萬(wàn)兆網(wǎng)光纖子卡,萬(wàn)兆網(wǎng)光纖子卡完成萬(wàn)兆以太網(wǎng)協(xié)議處理送光模塊,光模塊將電信號(hào)轉(zhuǎn)換為光信號(hào)后通過(guò)光纖傳輸?shù)饺f(wàn)兆網(wǎng)交換機(jī)。

對(duì)于上行鏈路,萬(wàn)兆網(wǎng)交換機(jī)通過(guò)光纖將后端IP信號(hào)包傳輸?shù)饺f(wàn)兆網(wǎng)光纖子卡,萬(wàn)兆網(wǎng)光纖子卡完成解以太網(wǎng)協(xié)議處理后,通過(guò)高速總線送信號(hào)處理載板上信號(hào)處理FPGA,信號(hào)處理FPGA完成信號(hào)解幀、插值濾波處理后驅(qū)動(dòng)DA輸出,DA輸出信號(hào)通過(guò)信道盒發(fā)射通道經(jīng)濾波、放大、衰減處理后輸出射頻信號(hào)。

射頻數(shù)字化系統(tǒng)進(jìn)行測(cè)距零值標(biāo)定的方法是上行發(fā)射標(biāo)準(zhǔn)測(cè)距信號(hào),環(huán)回到下行鏈路,下行采樣后將數(shù)字基帶信號(hào)送給測(cè)距基帶進(jìn)行距離值測(cè)量。

假設(shè)發(fā)射信號(hào)為x(t),上行數(shù)字采樣信號(hào)為s(n)=x(nTs+T0),T0為采樣起始時(shí)刻。

經(jīng)過(guò)鏈路后下行接收信號(hào)為x(t+T)+N(t),T為鏈路延時(shí),N為噪聲。

下行數(shù)字采樣信號(hào)為r(n)=x(nTs+T+T1)+N(nTs+T1)。

基帶可以計(jì)算得到r(n)相比s(n)的延時(shí)Test,不考慮噪聲的情況下Test=T+T1-T0。

測(cè)距零值為D=C*Test,C為光速。

射頻數(shù)字化系統(tǒng)要保持穩(wěn)定的零值,必須要求多通道AD/DA保持嚴(yán)格的采樣同步,有確定的采樣延遲,即T1-T0為固定值,不隨通道或者主備而變化。AD/DA同步信號(hào)的亞穩(wěn)態(tài)、未同步的分頻時(shí)鐘、數(shù)控振蕩器和內(nèi)插抽取時(shí)刻的不同步、數(shù)據(jù)的時(shí)鐘域切換等因素都會(huì)造成數(shù)字信號(hào)延遲變化,進(jìn)而導(dǎo)致零值晃動(dòng)問(wèn)題。射頻數(shù)字化系統(tǒng)中的ADC和DAC的轉(zhuǎn)換速率一般都超過(guò)Gsps,同步和零值穩(wěn)定問(wèn)題的實(shí)現(xiàn)難度也較超外差系統(tǒng)成倍增加。

利用射頻數(shù)字化技術(shù)進(jìn)行測(cè)距的關(guān)鍵是解決多通道同步問(wèn)題以及解決網(wǎng)絡(luò)包交換帶來(lái)的時(shí)延抖動(dòng)問(wèn)題。文獻(xiàn)[16]分析了多通道射頻數(shù)字化的信號(hào)同步問(wèn)題,采用多片AD共用隨路時(shí)鐘的方法來(lái)保持FPGA接收多路信號(hào)的同步,但是該文章沒(méi)有考慮多片AD采樣時(shí)刻不同步導(dǎo)致的信號(hào)不一致問(wèn)題。文獻(xiàn)[21]提出了一種利用FPGA自帶的延時(shí)控制功能精準(zhǔn)控制JESD204B接口sysref/sync信號(hào)的時(shí)序,來(lái)實(shí)現(xiàn)數(shù)字收發(fā)兩端確定性延時(shí)的方法,但該方法是針對(duì)單路信號(hào)設(shè)計(jì)的。另外針對(duì)網(wǎng)絡(luò)包交換帶來(lái)的時(shí)延抖動(dòng)問(wèn)題,目前尚無(wú)相關(guān)文章進(jìn)行研究。本文在文獻(xiàn)[21]的基礎(chǔ)上提出了一種多通道信號(hào)同步技術(shù),另外針對(duì)網(wǎng)絡(luò)包交換帶來(lái)的時(shí)延抖動(dòng)問(wèn)題提出了一種采用同步脈沖的收發(fā)數(shù)據(jù)確定性時(shí)延方法。

2 多通道同步處理方法

當(dāng)前高速AD/DA大多采用JESD204B接口協(xié)議進(jìn)行數(shù)據(jù)傳輸,該接口協(xié)議可通過(guò)精準(zhǔn)操控sysref/sync信號(hào)的時(shí)序,來(lái)實(shí)現(xiàn)數(shù)字收發(fā)兩端的確定性延時(shí)[11-20]。與文獻(xiàn)[21]通過(guò)FPGA產(chǎn)生sysref/sync信號(hào)的方法不同的是:本文采用專(zhuān)用時(shí)鐘管理芯片產(chǎn)生JESD204B接口協(xié)議所需各路高速ADC、DAC以及FPGA所需的時(shí)鐘信號(hào),包括dclk、pclk以及sysref信號(hào),芯片產(chǎn)生的sync信號(hào)相比FPGA調(diào)整更為精細(xì),更能滿(mǎn)足AD/DA采樣的時(shí)序需求?；贘ESD204B時(shí)鐘驅(qū)動(dòng)芯片和FPGA實(shí)現(xiàn)高速AD/DA同步時(shí)序的架構(gòu)設(shè)計(jì)如圖3所示。通過(guò)時(shí)鐘管理芯片產(chǎn)生AD/DA和FPGA需要的時(shí)鐘信號(hào),保證所有的時(shí)鐘信號(hào)是同源的,同時(shí)產(chǎn)生AD/DA和FPGA需要的sysref同步信號(hào),使得信號(hào)實(shí)現(xiàn)采樣同步。

圖3 多通道ADC/DAC同步原理框圖

由于多路AD/DA與時(shí)鐘管理芯片和FPGA的布線差異,sysref到達(dá)AD/DA時(shí)間不一致,如果采用相同的sysref和dclk存在不滿(mǎn)足時(shí)序裕量的可能,導(dǎo)致某些ADC或者DAC采樣信號(hào)出現(xiàn)亞穩(wěn)態(tài),因此需要對(duì)每個(gè)sysref信號(hào)的時(shí)序窗口進(jìn)行調(diào)整,本文設(shè)計(jì)了一種實(shí)用化的時(shí)序窗口調(diào)整方法。該方法步驟如下:

步驟1通過(guò)AD/DA器件內(nèi)置的sysref時(shí)序窗口檢測(cè)電路檢測(cè)出sysref相對(duì)于dclk的時(shí)序偏移量delay。

步驟2操控JESD204B時(shí)鐘管理芯片對(duì)sysref同步信號(hào)的精確時(shí)延調(diào)整,調(diào)整值設(shè)置為T(mén)/2-delay,T為dclk時(shí)鐘周期。

步驟3按步驟1和步驟2依次對(duì)所有AD/DA進(jìn)行操作。

步驟4利用FPGA片內(nèi)鎖相環(huán)生成多路相對(duì)于pclk具有不同相位的本地時(shí)鐘信號(hào),再根據(jù)sysref同步信號(hào)的亞穩(wěn)態(tài)情況選擇出最佳本地時(shí)鐘,以此最佳本地時(shí)鐘作為sysref同步信號(hào)的采樣時(shí)鐘,從而獲得最大時(shí)序裕量。

3 數(shù)據(jù)幀確定性延時(shí)處理方法

除了AD/DA鏈路的確定性延時(shí)要求必須得到滿(mǎn)足外,還需保證萬(wàn)兆網(wǎng)發(fā)包和收包之間的確定性時(shí)延,即一個(gè)確定包的源端發(fā)送時(shí)間與接收端接收時(shí)間的延時(shí)固定,不隨系統(tǒng)開(kāi)關(guān)機(jī)和軟硬件復(fù)位所影響。由于網(wǎng)絡(luò)包交換時(shí)延的不確定性,采用傳統(tǒng)的數(shù)據(jù)包解析方法會(huì)導(dǎo)致每次上電后經(jīng)過(guò)網(wǎng)絡(luò)傳輸?shù)臄?shù)據(jù)時(shí)延不一樣,導(dǎo)致測(cè)距零值的變化。針對(duì)該問(wèn)題,本文提出了一種收發(fā)雙端基于同步秒脈沖觸發(fā),同時(shí)在FPGA接收端內(nèi)置大容量FIFO用于網(wǎng)絡(luò)包數(shù)據(jù)緩存的方法,可以實(shí)現(xiàn)發(fā)包和收包之間的確定性時(shí)延,如圖4所示。FPGA的同步組包模塊在秒脈沖控制下實(shí)現(xiàn)對(duì)輸入基帶數(shù)據(jù)的同步組幀,接收端的網(wǎng)絡(luò)解包模塊將接收包數(shù)據(jù)寫(xiě)入大容量FIFO,再使用延時(shí)后的秒脈沖信號(hào)作為FIFO的讀使能,從FIFO中讀出與輸入組包模塊具有確定性延時(shí)關(guān)系的基帶數(shù)據(jù)。

圖4 數(shù)據(jù)幀的確定性延時(shí)處理框圖

該方法的關(guān)鍵在于設(shè)計(jì)合適的秒脈沖延時(shí)量,延時(shí)太大會(huì)導(dǎo)致高采樣率下FIFO出現(xiàn)滿(mǎn)的情況,延時(shí)太小在網(wǎng)絡(luò)抖動(dòng)時(shí)FIFO數(shù)據(jù)容易被讀空。考慮到網(wǎng)絡(luò)包時(shí)延的抖動(dòng),我們希望在讀使能開(kāi)啟時(shí)FIFO水位處在FIFO深度的一半,即使網(wǎng)絡(luò)包存在較大的時(shí)延抖動(dòng),FIFO也不會(huì)出現(xiàn)空滿(mǎn)情況。時(shí)延設(shè)置方法如下,首先將延時(shí)設(shè)置為0,關(guān)閉讀使能,在FIFO水位達(dá)到一半時(shí),記錄下該時(shí)刻滯后秒脈沖的時(shí)間T0。T0即為最佳時(shí)延量。

4 試驗(yàn)與驗(yàn)證

采用思博倫Spirent SPT-N11U中的10G測(cè)試模塊開(kāi)展了雙通道萬(wàn)兆傳輸試驗(yàn),經(jīng)本文提出的多通道同步與數(shù)據(jù)幀確定性時(shí)延等方法處理后,結(jié)果如圖5所示。通道1(左旋數(shù)據(jù)包)傳輸線速率9.981 539 907 Gbit/s,最小延遲325.21 μs,最大延遲325.23 μs,平均延遲325.219 μs;通道2(右旋數(shù)據(jù)包)傳輸線速率9.981 527 891 Gbit/s,最小延遲317.49 μs,最大延遲317.51 μs,平均延遲317.501 μs。雙通道的數(shù)據(jù)延遲抖動(dòng)均為0.02 μs。數(shù)據(jù)速率和抖動(dòng)均能夠滿(mǎn)足統(tǒng)一測(cè)控系統(tǒng)基帶信號(hào)解調(diào)要求。

圖5 萬(wàn)兆傳輸測(cè)試結(jié)果:線速率、數(shù)據(jù)抖動(dòng)

開(kāi)展了零值校準(zhǔn)測(cè)試,采用多通道同步、確定性時(shí)延等方法處理后,解網(wǎng)絡(luò)包后的基帶得到測(cè)距信號(hào)并求得距離零值。同時(shí),與未采用上述方法進(jìn)行比較,進(jìn)行50次測(cè)距零值測(cè)試(含4次重新開(kāi)關(guān)機(jī)),結(jié)果如圖6所示。

圖6 測(cè)距零值測(cè)試:50次測(cè)試、4次開(kāi)關(guān)機(jī)

測(cè)試結(jié)果表明,采用多通道同步、確定性時(shí)延等方法處理后,系統(tǒng)測(cè)距零值的精度和開(kāi)關(guān)機(jī)重復(fù)性顯著加強(qiáng)。精度方面由峰-峰值4 m、均方根誤差1.2 m提升至峰-峰值1 m、均方根誤差0.48 m,精度提升60%;穩(wěn)定度方面消除了開(kāi)關(guān)機(jī)測(cè)距零值跳變問(wèn)題。

5 結(jié)論

統(tǒng)一測(cè)控系統(tǒng)射頻數(shù)字化的實(shí)現(xiàn),顯著簡(jiǎn)化了系統(tǒng)上下行鏈路的復(fù)雜程度,有利于提高系統(tǒng)的電磁兼容性能和系統(tǒng)可靠性,但同時(shí)也帶來(lái)新的技術(shù)挑戰(zhàn)。本文針對(duì)射頻數(shù)字化帶來(lái)的多通道同步、確定性時(shí)延等新問(wèn)題,設(shè)計(jì)了一種多通道同步與確定性延時(shí)技術(shù)的解決方案,測(cè)試結(jié)果表明:系統(tǒng)測(cè)距零值的精度和開(kāi)關(guān)機(jī)重復(fù)性顯著提升,為實(shí)現(xiàn)統(tǒng)一測(cè)控系統(tǒng)射頻數(shù)字化奠定了堅(jiān)實(shí)基礎(chǔ)。