大帶寬數(shù)字信道化接收及重構(gòu)系統(tǒng)的實(shí)現(xiàn)

羅加鈺，趙忠凱

（哈爾濱工程大學(xué)信息與通信工程學(xué)院，黑龍江 哈爾濱 150001）

0 引言

基于多相濾波的數(shù)字信道化系統(tǒng)具有大動(dòng)態(tài)范圍、多信號(hào)處理能力、高靈敏度以及大瞬時(shí)帶寬的優(yōu)點(diǎn)［1］。傳統(tǒng)接收重構(gòu)系統(tǒng)處理射頻信號(hào)需經(jīng)射頻模擬電路處理后才能進(jìn)行數(shù)字化處理，結(jié)構(gòu)復(fù)雜且體積大［2］。隨著高速模/數(shù)（ADC）以及數(shù)/模轉(zhuǎn)換芯片（DAC）技術(shù)的發(fā)展，國(guó)內(nèi)已經(jīng)具備生產(chǎn)吉赫茲量級(jí)芯片的能力［3］，可支持中頻采樣甚至直接進(jìn)行射頻采樣，有助于降低相關(guān)硬件的體積和功耗，從而滿足導(dǎo)彈、無(wú)人機(jī)等對(duì)載重、功耗有嚴(yán)格限制的平臺(tái)的需要［4］。針對(duì)上述平臺(tái)需求，本文設(shè)計(jì)了一種大帶寬數(shù)字信道化接收及重構(gòu)系統(tǒng)。該系統(tǒng)在射頻采樣的基礎(chǔ)上，利用正交鏡像濾波器實(shí)現(xiàn)接收和重構(gòu)濾波器組的設(shè)計(jì)，減少信號(hào)失真；同時(shí)根據(jù)實(shí)信號(hào)信道化處理后信號(hào)的共軛特性，在基帶數(shù)據(jù)處理時(shí)僅對(duì)一半信道輸出數(shù)據(jù)進(jìn)行處理，節(jié)省FPGA 邏輯資源；最后在搭載了處理速率為9 GHz 的國(guó)產(chǎn)ADC/DAC 的平臺(tái)上進(jìn)行了驗(yàn)證，實(shí)測(cè)結(jié)果與仿真結(jié)果基本一致，驗(yàn)證了方案的合理性。該系統(tǒng)可處理多個(gè)同時(shí)到達(dá)信號(hào)，具有較高的工程應(yīng)用價(jià)值。

1 信道化接收及重構(gòu)模型

在實(shí)際的寬帶接收及重構(gòu)系統(tǒng)中，輸入信號(hào)往往為實(shí)信號(hào)，本文討論內(nèi)容為實(shí)信號(hào)的數(shù)字信道化接收及重構(gòu)模型，框圖如圖1 所示。實(shí)信號(hào)經(jīng)ADC 芯片采樣后進(jìn)入高效數(shù)字信道化接收結(jié)構(gòu)，可獲得并行基帶信號(hào)；在基帶信號(hào)處理中利用接收結(jié)構(gòu)輸出的共軛性，只處理其中一半數(shù)據(jù)，并使用開關(guān)組達(dá)到通信號(hào)阻雜波的效果，提高整體信噪比，經(jīng)過(guò)開關(guān)組后的信號(hào)直接按共軛性質(zhì)進(jìn)行還原，并輸入數(shù)字信道化重構(gòu)結(jié)構(gòu)；還原后的并行基帶數(shù)據(jù)先進(jìn)入高效數(shù)字信道化重構(gòu)結(jié)構(gòu)得到重構(gòu)信號(hào)，最終經(jīng)DAC 芯片處理變成模擬信號(hào)。此模型具有以下優(yōu)點(diǎn)：一是射頻采樣的數(shù)字信號(hào)直接進(jìn)入信道化模塊，省去了傳統(tǒng)信道化處理中數(shù)字下變頻等步驟；二是數(shù)字信號(hào)處理模塊內(nèi)只處理一半并行基帶信號(hào)，數(shù)字處理部分越復(fù)雜，節(jié)約的FPGA 資源越多。

圖1 實(shí)信號(hào)數(shù)字信道化接收及重構(gòu)框圖

1.1 實(shí)信號(hào)信道化接收模型

本設(shè)計(jì)接收部分采用的是文獻(xiàn)［5］中的均勻?yàn)V波器組信道化結(jié)構(gòu)，具體結(jié)構(gòu)如圖2 所示。

圖2 均勻多相濾波器組信道化結(jié)構(gòu)

系統(tǒng)設(shè)置總信道數(shù)為K，抽取倍數(shù)為M，x[n]為ADC 芯片采樣處理后得到的數(shù)字域輸入信號(hào)，為信道化接收結(jié)構(gòu)最終的并行輸出信號(hào)。為了使相鄰信道不發(fā)生混疊，要求滿足等式F=K M≥2，在本設(shè)計(jì)中取F=2，因此有多相分量為：

式中，p=[N/K]，N為總數(shù)據(jù)點(diǎn)數(shù)。多項(xiàng)分量El[z2]表示將每個(gè)支路的多向?yàn)V波器系數(shù)需要2 倍插0 值。在F=2 時(shí)，用于正交解調(diào)的指數(shù)乘積項(xiàng)為：

而e-jkπn滿足：

最后將IDFT 運(yùn)算用快速算法IFFT 替換，可得到高效數(shù)字信道化接收結(jié)構(gòu)，結(jié)構(gòu)如圖3 所示。圖3中，到是K路信道化輸出，除第0 路和第M路為實(shí)數(shù)外，其余信道輸出均為復(fù)數(shù)。并且和輸出值相同，和(1 ≤l≤K2-1)輸出值互為共軛。后續(xù)信號(hào)處理僅需對(duì)一半輸出信號(hào)進(jìn)行處理，節(jié)省FPGA邏輯資源。

圖3 高效數(shù)字信道化接收結(jié)構(gòu)

1.2 濾波器組優(yōu)化

信號(hào)重構(gòu)效果主要取決于接收及重構(gòu)濾波器組的設(shè)計(jì)，本文采用正交鏡像濾波器代替原型濾波器，接收濾波器組與重構(gòu)濾波器組參數(shù)相同，以此來(lái)達(dá)到優(yōu)化重構(gòu)信號(hào)的目的。濾波器組的頻譜H(ω)需滿足式（4）和式（5）的條件，才能消除重構(gòu)信號(hào)的幅度失真。

本文正交鏡像濾波器組的設(shè)計(jì)思路參考文獻(xiàn)［6-7］，通過(guò)不斷縮小通帶頻率的選擇范圍，找到滿足式（6）計(jì)算誤差φ的通帶頻率，得到最優(yōu)濾波器組。本文歸一化誤差φ選取0.004，設(shè)計(jì)完成的正交鏡像濾波器的幅頻響應(yīng)如圖4 所示，頻帶內(nèi)幅度失真如圖5所示。設(shè)計(jì)的濾波器相關(guān)參數(shù)為：信道化數(shù)128，采樣頻率9 GHz，通帶頻率26.367 2 MHz，阻帶頻率70.312 5 MHz，階數(shù)767，阻帶衰減85 dB，最大幅度失真0.015 dB，滿足數(shù)字信道化接收重構(gòu)系統(tǒng)要求。

圖4 正交鏡像濾波器幅頻響應(yīng)

圖5 正交鏡像濾波器組幅度失真

1.3 實(shí)信號(hào)信道化重構(gòu)模型

信道化重構(gòu)結(jié)構(gòu)與接收結(jié)構(gòu)互為逆結(jié)構(gòu)，在一般的信道化重構(gòu)結(jié)構(gòu)中，是對(duì)輸入信號(hào)先進(jìn)行M倍內(nèi)插，再經(jīng)過(guò)濾波器組及上變頻處理。此方法內(nèi)插在濾波之前，導(dǎo)致待處理數(shù)據(jù)量多了M倍，且大量數(shù)據(jù)在處理后將被舍棄。本文采用信道化重構(gòu)高效結(jié)構(gòu)，如圖6 所示，使用與信道化接收結(jié)構(gòu)相同的并行濾波器組，將M倍內(nèi)插后移，相比一般信道化重構(gòu)結(jié)構(gòu)，數(shù)據(jù)的處理量下降到1/M，提高了計(jì)算效率，有效節(jié)省了實(shí)現(xiàn)成本［8］。采用FFT 快速算法代替DFT，提升了信道化重構(gòu)高效結(jié)構(gòu)的實(shí)時(shí)處理能力，更利于FPGA 實(shí)現(xiàn)。

圖6 信道化重構(gòu)高效結(jié)構(gòu)

仿真參數(shù)按照實(shí)際硬件環(huán)境配置：采樣速率為9 GHz，信號(hào)量化位數(shù)為6 bit；輸入信號(hào)為單頻信號(hào)和LFM 信號(hào)，其中單頻信號(hào)頻率為1 160 MHz，LFM信號(hào)的中心頻率為1 020 MHz，帶寬80 MHz，處于2信道交界處；信號(hào)功率為0 dBm，信噪比為40 dB。輸入信號(hào)與重構(gòu)信號(hào)的頻譜如圖7 所示。通過(guò)仿真結(jié)果可以看出，無(wú)論對(duì)于單頻信號(hào)，還是跨信道LFM 信號(hào)，利用本文設(shè)計(jì)的信道化重構(gòu)結(jié)構(gòu)，都能夠?qū)崿F(xiàn)相應(yīng)信號(hào)的重構(gòu)，且重構(gòu)誤差較小，與理論分析一致。

圖7 數(shù)字信道化系統(tǒng)重構(gòu)信號(hào)

2 硬件實(shí)現(xiàn)及性能分析

本設(shè)計(jì)硬件測(cè)試平臺(tái)如圖8 所示。其中，高速國(guó)產(chǎn)化ADC 和DAC 芯片選用蘇州迅芯公司生產(chǎn)的AAD06S9000L 和ADA06S9000L，數(shù)據(jù)轉(zhuǎn)換速率均為9 GSPS，精度為6 bit，F(xiàn)PGA芯片選用XILINX公司VIRTEX-7系列芯片。程序測(cè)試工作均在該平臺(tái)完成。

圖8 硬件測(cè)試平臺(tái)

2.1 FPGA 實(shí)現(xiàn)

FPGA 實(shí)現(xiàn)內(nèi)容為數(shù)字信道化接收、基帶信號(hào)處理以及數(shù)字信道化重構(gòu)三部分，其中包括并行濾波器組、并行IFFT/FFT、開關(guān)組等模塊。主控芯片選用Xilinx 公司VIRTEX-7 系列的XC7VX690T-2FFG1927I，設(shè)計(jì)資源消耗如表1所示。

表1 FPGA 資源消耗圖

2.2 硬件測(cè)試

硬件測(cè)試平臺(tái)搭建完成后，對(duì)國(guó)產(chǎn)化高速ADC 和DAC 芯片性能進(jìn)行了測(cè)試。利用信號(hào)源產(chǎn)生不同頻率的單頻信號(hào)，經(jīng)ADC 采集后對(duì)數(shù)據(jù)進(jìn)行頻率分析，同時(shí)將ADC 采集數(shù)據(jù)直通送至DAC 芯片，產(chǎn)生對(duì)應(yīng)的模擬信號(hào)，利用頻譜分析儀對(duì)頻譜進(jìn)行觀察。輸入頻率為1 003 MHz、功率為0 dBm 的單頻信號(hào)時(shí)，ADC采集數(shù)據(jù)頻譜和DAC 產(chǎn)生模擬信號(hào)的頻譜如圖9 所示。經(jīng)分析確認(rèn)，采集數(shù)據(jù)全頻帶的SFDR 高于30 dB，ENOB 高于4.5 bit，輸出中頻信號(hào)全頻帶SFDR 高于30 dB，芯片性能達(dá)到了設(shè)計(jì)指標(biāo)。

圖9 ADC/DAC 性能測(cè)試圖

在數(shù)字信道化接收重構(gòu)系統(tǒng)實(shí)測(cè)過(guò)程中，輸入信號(hào)為單頻信號(hào)和LFM 信號(hào)，其中LFM 信號(hào)功率為2 dBm，單頻信號(hào)功率為-4 dBm，其余設(shè)置與1.3 節(jié)仿真信號(hào)相同；輸入信號(hào)經(jīng)ADC 采集頻譜圖、輸入DAC 前重構(gòu)信號(hào)頻譜圖如圖10 所示；輸入信號(hào)的頻譜圖、數(shù)字信道化接收重構(gòu)系統(tǒng)輸出頻譜圖如圖11 所示。對(duì)比實(shí)測(cè)結(jié)果及仿真結(jié)果，實(shí)測(cè)信道化重構(gòu)信號(hào)與仿真結(jié)果基本一致，且無(wú)雜散動(dòng)態(tài)范圍高于30 dB，與芯片參數(shù)相吻合，測(cè)試結(jié)果良好。

圖10 實(shí)測(cè)ADC 采樣及對(duì)應(yīng)重構(gòu)輸出頻譜對(duì)比圖

圖11 實(shí)測(cè)信號(hào)源及接收重構(gòu)系統(tǒng)輸出頻譜對(duì)比圖

3 結(jié)束語(yǔ)

本文設(shè)計(jì)并實(shí)現(xiàn)了一種大帶寬數(shù)字信道化接收及重構(gòu)系統(tǒng)。該系統(tǒng)利用高性能數(shù)據(jù)采集芯片直接進(jìn)行射頻采樣，獲得大瞬時(shí)帶寬的同時(shí)優(yōu)化了傳統(tǒng)信道化處理步驟；使用了正交鏡像濾波器，實(shí)現(xiàn)了信號(hào)的精確重構(gòu)。該系統(tǒng)可實(shí)現(xiàn)多雷達(dá)信號(hào)同時(shí)收發(fā)，具有較高的工程應(yīng)用價(jià)值?！?/p>