一種折疊式共源共柵運(yùn)算放大器的準(zhǔn)確設(shè)計(jì)方法

王嘉奇，呂高崇，郭裕順

(杭州電子科技大學(xué) 電子信息學(xué)院，浙江 杭州 310018)

運(yùn)算放大器是各種模擬與混合信號(hào)系統(tǒng)的基本單元。它通常先根據(jù)一個(gè)順序執(zhí)行的設(shè)計(jì)流程得到初始設(shè)計(jì)，然后在電路仿真器的支持下對(duì)晶體管尺寸進(jìn)行反復(fù)調(diào)整，直至滿足用戶要求。初始設(shè)計(jì)流程一般是基于一組解析近似方程導(dǎo)出的計(jì)算式[1-3]。對(duì)于現(xiàn)代短溝道器件電路，這樣的設(shè)計(jì)方程存在較大近似誤差，故所得電路性能參數(shù)將偏離指標(biāo)要求，導(dǎo)致用戶不得不在初始設(shè)計(jì)基礎(chǔ)上進(jìn)行反復(fù)調(diào)整。該過程過度依賴于設(shè)計(jì)者的經(jīng)驗(yàn)，若經(jīng)驗(yàn)不足，則可能耗費(fèi)大量時(shí)間甚至失敗。另一種方法是采用基于優(yōu)化的設(shè)計(jì)技術(shù)，但是為保證精度，必須嵌入一個(gè)電路仿真器，導(dǎo)致計(jì)算量增加，而且最終結(jié)果在很大程度上取決于初始值的位置與優(yōu)化算法的收斂性能。

文獻(xiàn)[4]針對(duì)經(jīng)典的CMOS(Complementary Metal Oxide Semicanductor)兩級(jí)運(yùn)算放大器提出了一種準(zhǔn)確設(shè)計(jì)方法，僅通過少量迭代，就可使電路性能指標(biāo)準(zhǔn)確達(dá)到設(shè)計(jì)要求。與基于優(yōu)化的設(shè)計(jì)方法不同，該方法彌補(bǔ)了傳統(tǒng)人工設(shè)計(jì)過程中的誤差，通過對(duì)該流程的迭代執(zhí)行實(shí)現(xiàn)的。在整個(gè)設(shè)計(jì)過程中，電路的性能計(jì)算通過SPICE(Simulation Program with Integrated Circuit Emphocis)仿真，MOS管器件尺寸則通過BSIM(Berkeley Short-channel IGFET Model)等精確模型確定，因此可消除人工設(shè)計(jì)方法中存在的誤差。本文將這種方法用于折疊式運(yùn)放的設(shè)計(jì)，取得了良好的效果。

1 傳統(tǒng)設(shè)計(jì)方法

常用的折疊式運(yùn)算放大器電路結(jié)構(gòu)如圖1所示。

圖1 折疊式共源共柵運(yùn)算放大器電路結(jié)構(gòu)圖Figure 1. Schematic of folded cascode operational amplifier

根據(jù)對(duì)小信號(hào)等效電路的分析，其主要性能指標(biāo)可表達(dá)為以下計(jì)算式[5-6]。

增益(Av)為

(1)

相位裕度(Phase Margin，PM)為

(2)

其中，pnd為次極點(diǎn)

(3)

Ce=Cdtot1+Cdtot5+Csb7

(4)

單位增益帶寬(Unity Gain Bandwidth，UGB)為

ωu=gm1/CL

(5)

大信號(hào)壓擺率(Slew Rate，SR)如式(6)所示。

SR=Ids3/CL

(6)

根據(jù)上述性能指標(biāo)，傳統(tǒng)人工設(shè)計(jì)流程如表1[5-6]所示。式(1)～式(6)及表中各符號(hào)的意義與文獻(xiàn)中相同。此設(shè)計(jì)方法依次計(jì)算每個(gè)晶體管尺寸的過程，其主要依據(jù)是UGB、SR指標(biāo)、輸入共模信號(hào)范圍與輸出擺幅。

Vinc，max=VDD-Vov4+VTn

(7)

Vinc，min=Vgs1+Vov3+VSS

(8)

Vout，max=VDD-Vov5-Vov7

(9)

Vout，min=Vov9+Vov11+VSS

(10)

第1步由擺率確定偏置電流；第2步由UGB決定的gm1與電流確定M1，2管的長(zhǎng)寬比；第3～5步由M5～M11管的過驅(qū)動(dòng)電壓確定各自的長(zhǎng)寬比，其中假定M4，5與M6，7，M8，9與M10，11的過驅(qū)動(dòng)電壓相同。最大輸入共模信號(hào)與輸出擺幅都與M4，5的過驅(qū)動(dòng)電壓有關(guān)，因此應(yīng)取其較小值[7]。

表1 折疊式共源共柵運(yùn)算放大器設(shè)計(jì)流程

對(duì)于現(xiàn)代短溝道器件電路，這一設(shè)計(jì)過程產(chǎn)生的誤差主要來自兩個(gè)方面：(1)確定長(zhǎng)寬比時(shí)采用平方律MOS模型產(chǎn)生的誤差；(2)各性能指標(biāo)表達(dá)式，例如式(5)、式(6)由簡(jiǎn)化等效電路得出，忽略了各種寄生元件，因此會(huì)產(chǎn)生誤差。

為消除設(shè)計(jì)流程中的誤差，在確定長(zhǎng)寬時(shí)必須采用精確的MOS模型，例如使用BSIM3/4、PSP或EKV[8]。設(shè)基于這些模型的Ids電流方程是

Ids=f(W，L，Vgs，Vds，Vbs)

(11)

準(zhǔn)確寬度W的計(jì)算應(yīng)通過f的反函數(shù)來計(jì)算

W=f-1(Ids，L，Vgs，Vds，Vbs)

(12)

這可通過數(shù)值方法來實(shí)現(xiàn)，例如構(gòu)建數(shù)值反函數(shù)模型，或通過牛頓迭代法求解非線性方程

(13)

式中，Ids(W)是由f表示的電流。

其次，必須通過電路仿真計(jì)算獲得電路性能指標(biāo)。準(zhǔn)確的電路性能一般與電路所有參數(shù)有關(guān)，例如對(duì)該電路，準(zhǔn)確的UGB、SR可表達(dá)為

ωu=ωu(gm1，CL，…)

(14)

SR=SR(Ids3，CL，…)

(15)

其中，省略號(hào)表示電路中其余參數(shù)。

但采用這樣的計(jì)算后，將無法再如表1中的設(shè)計(jì)流程逐個(gè)計(jì)算MOS管尺寸。式(11)中的電壓Vds和Vbs在設(shè)計(jì)完成前是未知的；如式(14)、式(15)所示的UGB、SR等指標(biāo)的精確表達(dá)式與電路中所有參數(shù)有關(guān)，因此無法單獨(dú)通過gm1和Ids3確定M1的尺寸。

2 精確設(shè)計(jì)方法

設(shè)計(jì)時(shí)要將所有誤差因素均考慮在內(nèi)，性能指標(biāo)與設(shè)計(jì)參數(shù)之間的關(guān)系將是一個(gè)復(fù)雜的非線性方程組。表1的設(shè)計(jì)流程實(shí)際是采取了一些近似操作，在忽略了MOS模型與性能指標(biāo)計(jì)算時(shí)的高階效應(yīng)后，使這個(gè)方程成為順序可解。但采用了精確MOS管模型與性能計(jì)算方法并考慮忽略的誤差后，不同設(shè)計(jì)參數(shù)之間便相互耦合，使表1各步驟尺寸參數(shù)的順序計(jì)算(即方程的順序求解)變得不可能[9]。為了在考慮誤差的同時(shí)又避免復(fù)雜非線性方程的求解，文獻(xiàn)[4]針對(duì)常見的兩級(jí)運(yùn)放，提出了一種既能彌補(bǔ)傳統(tǒng)設(shè)計(jì)方程中的誤差，又能利用解方程的松弛迭代對(duì)設(shè)計(jì)流程反復(fù)執(zhí)行以消除誤差的方法。其基本思想是先根據(jù)傳統(tǒng)設(shè)計(jì)獲得一個(gè)初始電路，然后將存在的誤差彌補(bǔ)到傳統(tǒng)設(shè)計(jì)流程的相關(guān)方程中，并重復(fù)執(zhí)行；同時(shí)采用基于BSIM等模型的器件尺寸計(jì)算，收斂后即可得到性能指標(biāo)準(zhǔn)確符合要求的電路。

下面介紹將該流程用于折疊式運(yùn)放設(shè)計(jì)的具體做法。首先對(duì)彌補(bǔ)表1設(shè)計(jì)流程中性能指標(biāo)誤差的方法進(jìn)行說明。電路性能參數(shù)的精確表達(dá)雖然與所有電路參數(shù)有關(guān)，但其主要部分仍是傳統(tǒng)設(shè)計(jì)時(shí)采用的近似式。例如對(duì)UGB和SR，其精確值可分別表示為

(16)

SR=Ids3/CL+ΔSR

(17)

Δωu與ΔSR是精確值與解析近似表達(dá)之間的誤差。在設(shè)計(jì)過程中，這個(gè)誤差可從上一次迭代的電路中估算出來

(18)

(19)

(20)

(21)

將得到的新gm1和Ids3代入原設(shè)計(jì)流程，就可對(duì)上一次得到的設(shè)計(jì)參數(shù)進(jìn)行修正。

對(duì)于計(jì)算器件尺寸時(shí)采用簡(jiǎn)單平方律模型帶來的誤差，必須采用BSIM等精確模型。但采用式(12)的精確模型后，寬度計(jì)算中需要Vds和Vbs的值，這在設(shè)計(jì)該器件時(shí)是未知的。對(duì)于工作在飽和區(qū)的MOS管而言，Ids主要由Vgs決定，Vds、Vbs的影響不大，因此在長(zhǎng)度給定的情況下，若已知Vds、Vbs的一個(gè)近似估計(jì)，則寬度仍可根據(jù)器件本身的Ids與Vgs決定

(22)

式中，Vds0、Vbs0分別是Vds、Vbs的近似值，可從上一次迭代的電路中得到。因此在設(shè)置好各器件的長(zhǎng)度后，表1設(shè)計(jì)流程中長(zhǎng)寬比的計(jì)算(除M1)均可用式(22)替代[10]。

表1中M1的尺寸是根據(jù)其偏置電流與跨導(dǎo)gm決定的。采用基于BSIM的方法后，為保證精度，需根據(jù)如下兩變量方程

(23)

同時(shí)解出寬度與Vgs。

綜上所述，可以得到一個(gè)迭代設(shè)計(jì)算法：首先，根據(jù)表1的傳統(tǒng)設(shè)計(jì)流程得到電路初始設(shè)計(jì)；然后，通過SPICE仿真獲得電路第k次迭代時(shí)的性能參數(shù)及各MOS管的Vds、Vbs，并用式(20)～式(23)替換表1中相應(yīng)步驟的表達(dá)式，可得第k+1次的設(shè)計(jì)結(jié)果。重復(fù)此過程直至收斂；最后，可得到準(zhǔn)確滿足性能指標(biāo)要求的電路。這一迭代設(shè)計(jì)算法的流程圖如圖2。

圖2 設(shè)計(jì)算法流程圖Figure 2. Flow chart of the designed algorithm

圖中，P代表電路性能參數(shù)矢量，計(jì)算式為

P=[AvωuφmSR]

(24)

圖中最后一個(gè)方框的具體步驟如表2所示。

表2 折疊式共源共柵運(yùn)算放大器設(shè)計(jì)流程

其中各步基本與表1對(duì)應(yīng)。設(shè)計(jì)時(shí)先確定所有MOS管的長(zhǎng)度，然后按傳統(tǒng)方法進(jìn)行初試設(shè)計(jì)。對(duì)短溝道器件，為減小誤差，初始設(shè)計(jì)確定尺寸時(shí)建議采用gm/Id方法[11-12]，然后再按圖2流程進(jìn)行迭代。

需要指出，表1傳統(tǒng)設(shè)計(jì)過程中沒有涉及到增益和相位裕度，這樣得到的電路增益將主要由選定的器件長(zhǎng)度決定，但無法準(zhǔn)確控制。相位裕度按式(2)將取決于M7源極的寄生電容，也無法控制。圖2設(shè)計(jì)流程考慮了這兩個(gè)指標(biāo)，方法與UGB、SR的設(shè)計(jì)式式(16)～式(21)類似。首先對(duì)增益和相位裕度的表達(dá)式(1)、式(2)進(jìn)行誤差補(bǔ)償

(25)

(26)

式中

(27)

(28)

根據(jù)這兩個(gè)增量，通過改變相關(guān)器件的長(zhǎng)度和pnd來進(jìn)行增益和相位裕量的設(shè)計(jì)[13-15]。對(duì)于增益，將誤差表達(dá)式(27)代入式(25)，可得

(29)

式(29)為gds9、gds11積的更新值(這里選擇這兩個(gè)電導(dǎo)，也可選gds5，7)。分別將它們?nèi)?/p>

(30)

由于gds主要取決于器件長(zhǎng)度，因此可通過改變長(zhǎng)度來改變gds。為保證精度，根據(jù)基于BSIM模型的輸出電導(dǎo)表達(dá)式來計(jì)算這兩個(gè)管子的長(zhǎng)度。輸出電導(dǎo)為

(31)

長(zhǎng)度為

(32)

具體也可用式(13)求寬度的方法。對(duì)相位裕量設(shè)計(jì)時(shí)，將誤差表達(dá)式(28)代入式(26)，可得

(33)

由此可對(duì)次極點(diǎn)進(jìn)行修正。通過改變M7的柵長(zhǎng)來修正這一次極點(diǎn)[16]。利用Cgs=(2/3)WLCox，將式(4)表示為

(34)

其中

(35)

由式(33)確定的pnd修正值得出M7的新柵長(zhǎng)，如式(36)所示。

(36)

3 設(shè)計(jì)實(shí)例

下面給出采用該方法的設(shè)計(jì)示例。本文采用0.18 μm工藝和90 nm工藝，運(yùn)算放大器的電源電壓分別為VDD=1.8 V和VDD=1.2 V，負(fù)載電容均為CL=1 pF，VSS=0 V。兩種工藝下要求的性能參數(shù)指標(biāo)與設(shè)計(jì)結(jié)果如表3和表4所示，設(shè)計(jì)的晶體管尺寸如表5和表6所示。

表3 放大器的性能指標(biāo)(0.18 μm工藝)

表4 放大器的性能指標(biāo)(90 nm工藝)

表5 設(shè)計(jì)MOS管尺寸(0.18 μm工藝)

表6 設(shè)計(jì)MOS管尺寸(90 nm工藝)

設(shè)計(jì)過程中，MOS管采用工藝庫(kù)提供的BSIM3v3模型，電路仿真采用HSPICE，在MATLAB中實(shí)現(xiàn)迭代過程。從表3及表4可以看出，設(shè)計(jì)所得電路性能參數(shù)與要求指標(biāo)準(zhǔn)確吻合。圖3為迭代過程中Av、UGB、PM、SR的變化，可以看出迭代開始時(shí)這些指標(biāo)顯著偏離目標(biāo)值，但分別經(jīng)過13次和11次迭代后，均收斂于要求的指標(biāo)。

(a)

(b)圖3 松弛迭代過程 (a)0.18 μm工藝 (b)90 nm工藝Figure 3. Iterative design process (a)0.18 μm process (b)90 nm process

最后還要說明，用表2計(jì)算M3～M11時(shí)，Vgs取Vov+VTn，p，過驅(qū)動(dòng)電壓仍按表1中相同方法確定。對(duì)于短溝道器件，由于過驅(qū)動(dòng)電壓與飽和電壓Vds，sat之間存在一定差異，這將使電路輸入輸出電壓范圍產(chǎn)生一定誤差[17]。對(duì)本例的0.18 μm工藝及90 nm工藝，這種誤差不大。對(duì)于更短溝道工藝，可將輸入輸出電壓范圍作為性能指標(biāo)，與上述Av、UGB等指標(biāo)一樣，加入到迭代過程中進(jìn)行修正，收斂后得到與預(yù)定指標(biāo)完全吻合的值。

4 結(jié)束語(yǔ)

使用本文迭代算法設(shè)計(jì)出的運(yùn)算放大器能精確滿足性能參數(shù)的期望值。這種方法消除了傳統(tǒng)設(shè)計(jì)流程中由于簡(jiǎn)化的MOS模型和性能指標(biāo)表達(dá)近似所產(chǎn)生的誤差，為這一廣泛應(yīng)用的電路提供了有效的設(shè)計(jì)方法。相較常用優(yōu)化方法需要的成百上千次仿真，本文方法每次迭代只需一次SPICE仿真，因此具有計(jì)算量小、設(shè)計(jì)精度高的優(yōu)點(diǎn)。在后續(xù)的版圖設(shè)計(jì)中，由于寄生效應(yīng)電路性能還可能產(chǎn)生誤差，因此今后的研究重點(diǎn)也將為盡可能消除誤差帶來的影響。