基于亞閾值電流陣列的低成本物理不可克隆電路設(shè)計(jì)

崔益軍 張 虎 閆成剛 王成華 劉偉強(qiáng)

(南京航空航天大學(xué)電子信息工程學(xué)院 南京 210000)

1 引言

物理不可克隆函數(shù)(Physical Unclonable Function, PUF)可以將芯片在制備過(guò)程中的工藝誤差轉(zhuǎn)化為跟芯片一一對(duì)應(yīng)的激勵(lì)響應(yīng)對(duì)(Challenge and ResPonse, CRP)，這種激勵(lì)響應(yīng)對(duì)在硬件上具有不可克隆的特性。通?？梢园堰@些激勵(lì)響應(yīng)對(duì)看成是芯片的數(shù)字指紋或者DNA，并用來(lái)進(jìn)行身份認(rèn)證或安全加密[1-3]。PUF作為一種新型的硬件安全原語(yǔ)，在資源受限及低功耗的場(chǎng)景下的安全實(shí)體認(rèn)證和密鑰生成，如物聯(lián)網(wǎng)、邊緣計(jì)算，有著廣泛的應(yīng)用前景，具有極高的研究?jī)r(jià)值[4]。根據(jù)PUF可以產(chǎn)生的激勵(lì)響應(yīng)對(duì)的數(shù)量不同，PUF可以分為強(qiáng)PUF和弱PUF，強(qiáng)PUF有著與輸入激勵(lì)呈指數(shù)關(guān)系的CRPs，多用于實(shí)體認(rèn)證[5]，而弱PUF只有少量的CRPs，多用于密鑰生成[6]。

到目前為止，國(guó)內(nèi)外已經(jīng)提出了多種PUF電路結(jié)構(gòu)，包括延遲類、存儲(chǔ)器類和模擬混合信號(hào)類等。延遲類的PUF如仲裁器(Arbiter)PUF[7,8]，環(huán)形振蕩器(RO)PUF等由于采用門級(jí)電路設(shè)計(jì)，可以很方便地在FPGA上實(shí)現(xiàn)[9-11]，但是電路對(duì)路徑有著高對(duì)稱的要求和對(duì)環(huán)境的敏感性，使得性能表現(xiàn)一般。存儲(chǔ)類PUF一般都是弱PUF結(jié)構(gòu)，如SRAM PUF、蝶形PUF等[12,13]。由于專用集成電路的高速發(fā)展，使得模擬混合信號(hào)類的PUF設(shè)計(jì)成本大大降低，同時(shí)專用集成電路可以對(duì)電路的布線，差異的提取有著更加靈活的設(shè)計(jì)，因此模擬混合信號(hào)類PUF有著明顯的優(yōu)勢(shì)[14]。

在設(shè)計(jì)PUF電路中，對(duì)差異的精確提取直接決定著PUF的穩(wěn)定性的好壞，同時(shí)，由于有著高安全性的要求，需要激勵(lì)響應(yīng)對(duì)有著足夠復(fù)雜的關(guān)系，防止被建?；驒C(jī)器學(xué)習(xí)攻破[15,16]。在已有的 PUF的電路設(shè)計(jì)中，亞閾值電流陣列對(duì)工藝差異有著很高的敏感性[17]，當(dāng)陣列增加時(shí)，激勵(lì)與響應(yīng)之間的非線性度加大，被成功預(yù)測(cè)的可能性大幅度降低，非常適用于高安全性的PUF電路設(shè)計(jì)。文獻(xiàn)[18]通過(guò)將金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor,MOS)管柵極和源極短接的方式使電路工作在深亞閾值區(qū)，并通過(guò)多單元的串聯(lián)組成電阻陣列提取失配電阻的電壓輸出差異并形成對(duì)應(yīng)的PUF響應(yīng)，但此類電路靜態(tài)功耗過(guò)高，不適用于低成本的物聯(lián)網(wǎng)節(jié)點(diǎn)。文獻(xiàn)[19]通過(guò)對(duì)亞閾值區(qū)可選擇的MOS管陣列進(jìn)行充放電，利用失配導(dǎo)致的電容電壓差異來(lái)生成PUF響應(yīng)，雖然進(jìn)一步增加了激勵(lì)與響應(yīng)的復(fù)雜關(guān)系，但是整個(gè)電路的單元面積也變得較大。

本文采用了亞閾值電流陣列的結(jié)構(gòu)，面向物聯(lián)網(wǎng)等資源受限的應(yīng)用場(chǎng)景，設(shè)計(jì)了一種面積小，功耗低，唯一性和可靠性高的PUF電路。

2 亞閾值電流陣列分析

為了分析亞閾值電流陣列的電路特性，本文搭建了一種簡(jiǎn)單的兩管結(jié)構(gòu)的亞閾值電路陣列，其結(jié)構(gòu)如圖1所示。圖1中的M1和M2的柵極電壓Vbias相等，并處于亞閾值區(qū)，Mt是控制管，當(dāng)輸入為高電平時(shí)，通過(guò)Mt管的電流由式(1)表示

其中，Vth1和Vth2分別表示M1和M2的閾值電壓，Is為反向飽和電流，m為亞閾值斜率系數(shù)，VT為熱電壓。由式(1)可知，電流I與M1和M2的閾值電壓之間是非線性的，Vout=VDD-I×t/C為輸出的動(dòng)態(tài)放電電壓，t為放電時(shí)間，C為總負(fù)載。因此，Vout與Vth1和Vth2之間是強(qiáng)非線性關(guān)系，當(dāng)并聯(lián)的放電管增加時(shí)，閾值電壓的變量增加，同時(shí)Vp電壓值也會(huì)隨之改變，使得這種非線性關(guān)系會(huì)更加復(fù)雜，從而極大地加大了對(duì)其建模預(yù)測(cè)Vout值的難度。

開(kāi)關(guān)S1和S2同樣是由MOS管實(shí)現(xiàn)的。為了降低開(kāi)關(guān)管S1和S2對(duì)M1和M2的影響，一般會(huì)采用比M1和M2的寬長(zhǎng)比大10倍的MOS管作為開(kāi)關(guān)，以此降低自生分壓的差異對(duì)電路的影響。但是這種方式犧牲了相當(dāng)一部分面積，當(dāng)陣列的規(guī)模增加時(shí)，這種面積的損失會(huì)更大。因此，可以將電路優(yōu)化設(shè)計(jì)為圖1(b)所示，通過(guò)柵控電路來(lái)實(shí)現(xiàn)功能。當(dāng)S2為“1”時(shí)，Vbias輸入M2，此時(shí)S2'為“0”。柵控電路的尺寸可以設(shè)置的與M2等效，總面積相較于圖1(a)中的設(shè)計(jì)明顯降低，因?yàn)楸疚囊膊捎脠D1(b)中的設(shè)計(jì)。

圖1 亞閾值電路

如式(1)所示，場(chǎng)效應(yīng)管亞閾值區(qū)的電流受到多個(gè)因素的影響，如Is中寬長(zhǎng)比，指數(shù)性關(guān)系中的閾值電壓和柵源電壓以及源漏電壓調(diào)配的影響。其中，閾值電壓和寬長(zhǎng)比都受到工藝誤差的影響，當(dāng)處在多級(jí)陣列中時(shí)，線性和非線性混合的電流電壓關(guān)系會(huì)極大的復(fù)雜化整個(gè)放電過(guò)程，使得其輸出無(wú)法被準(zhǔn)確預(yù)測(cè)，文獻(xiàn)[19]中也論證了其安全特性。除此之外，柵控電路由于工藝誤差也會(huì)存在一定程度的失配，會(huì)使得每一個(gè)放電管的柵極電壓并不是完全一致，從而引進(jìn)了另一種非線性因素，進(jìn)一步提升機(jī)器學(xué)習(xí)攻擊的難度。因此，基于亞閾值電流陣列的PUF電路極大地提高了抗模型攻擊能力。除了對(duì)亞閾值電流陣列的選擇和優(yōu)化外，外部的放電方案的設(shè)計(jì)優(yōu)化對(duì)電路面積和性能也至關(guān)重要，相關(guān)內(nèi)容將在PUF電路設(shè)計(jì)中進(jìn)行討論。

3 基于亞閾值電流陣列的PUF電路設(shè)計(jì)

3.1 PUF單元設(shè)計(jì)

本文所提出的亞閾值電流陣列強(qiáng)PUF電路單元結(jié)構(gòu)如圖2所示，包括亞閾值電流陣列(Sub-threshold Current Array, SCA)，交叉耦合放大電路MP1和MP2，開(kāi)關(guān)控制和負(fù)載電容。PUF電路單元的工作原理如下：當(dāng)EN輸入低電平，ENB輸入為高電平，此時(shí)PMOS管MP3和MP4導(dǎo)通，將MP1和MP2的柵極電壓通過(guò)C1和C2充電為高電平，而NMOS管MN1和MN2關(guān)斷，同時(shí)Vbias電壓接地，整個(gè)電路保持為初始狀態(tài)。當(dāng)EN電壓從低電平變?yōu)楦唠娖?，且ENB從高電平降為低電平時(shí)，MP3和MP4管關(guān)斷，MN1和MN2管導(dǎo)通，Vbias電壓逐漸升高，將SCA0和SCA1通過(guò)激勵(lì){WL0，WL1，···，WLn}選擇一部分開(kāi)關(guān)開(kāi)啟，從而決定{M0，M1，···，Mn}選擇是否接通Vbias，配置到亞閾值區(qū)。此時(shí)負(fù)載C1和C2的電荷會(huì)通過(guò)相同的亞閾值陣列放電逐漸降低，由于失配的存在，放電的電壓會(huì)產(chǎn)生差異，再通過(guò)MP1和MP2的交叉耦合結(jié)構(gòu)放大，產(chǎn)生1 bit的數(shù)字響應(yīng)信號(hào)。

圖2 亞閾值電流陣列強(qiáng)PUF單元結(jié)構(gòu)

在PUF單元電路中，負(fù)載電容的主要目的是增加放電常數(shù)，降低放電速度，從而對(duì)差異輸出產(chǎn)生更好的放大效果。亞閾值放電陣列的MOS管選用最小的標(biāo)準(zhǔn)管(120 nm/40 nm)，由于MP1-MP4和MN1, MN2為共用管，為了降低其本身的失配影響，其尺寸需要特殊設(shè)計(jì)。本文設(shè)計(jì)的共用電路管尺寸和電容規(guī)格如表1所示。

表1 設(shè)計(jì)中所用參數(shù)

3.2 整體結(jié)構(gòu)設(shè)計(jì)

相對(duì)于單元設(shè)計(jì)，本文整體電路采用了64 bit的輸入激勵(lì)陣列單元，為了輸出對(duì)應(yīng)的響應(yīng)位數(shù)，同樣采用了64 bit輸出。因此，電路需要有對(duì)應(yīng)的64個(gè)基本PUF單元。圖3所示為PUF單元輸入激勵(lì)后生成一位響應(yīng)的波形圖。由圖可以看出，從使能信號(hào)EN上升到響應(yīng)生成的階段只有1.6 ns左右，具有極快的PUF響應(yīng)生成速度。

圖3 PUF單元生成響應(yīng)的波形

為了提高電路輸出的穩(wěn)定性，本文在PUF單元陣列的后級(jí)增加了時(shí)間多數(shù)表決(Time Majority Voter, TMV)，如圖4。時(shí)間多數(shù)表決可以通過(guò)多次(該文使用了7次)地測(cè)量并寄存輸出數(shù)據(jù)，最后輸出的值為寄存值的多數(shù)。比如，當(dāng)寄存器輸出“0”的個(gè)數(shù)大于等于4時(shí)，輸出為“0”，否則，輸出為“1”。雖然TMV在一定的程度上降低了響應(yīng)生成時(shí)間和電路的硬件效率，但是可以有效地提高PUF電路的穩(wěn)定性，具體對(duì)比在第4節(jié)進(jìn)行說(shuō)明。

圖4 基于亞閾值電流陣列的 PUF 電路整體方案

3.3 PUF單元版圖設(shè)計(jì)

作為PUF電路，除了電路結(jié)構(gòu)層面的設(shè)計(jì)，電路的排布也是影響電路最終結(jié)果的一大因素。因此，為了優(yōu)化電路的性能，需要對(duì)電路的版圖進(jìn)行詳細(xì)的設(shè)計(jì)。該文在設(shè)計(jì)電路版圖的排布時(shí)，綜合考慮了電路的對(duì)稱性、差異性和硬件效率等因素，整個(gè)PUF單元的版圖如圖5上所示。

在電路的對(duì)稱性方面，將相同激勵(lì)控制的柵控差異對(duì)管組成的部分(記為1個(gè)CELL)排布在一起，同時(shí)為了增大要提取MOS管的差異性，將兩個(gè)MOS管分別置于兩端，與其他4個(gè)控制管沿Y 軸對(duì)稱，且將其柵孔與控制管相反放置，如圖5下所示。這樣的排布，工業(yè)制備時(shí)，由于差異對(duì)管的中心點(diǎn)不在控制管的中心線上，會(huì)因?yàn)橐苿?dòng)對(duì)焦的抖動(dòng)導(dǎo)致更多的MOS管失配，而這是我們所需要的，大的電路失配差異對(duì)PUF電路的穩(wěn)定性和可靠性都有一定的提升。為了提高版圖的面積效率，兩個(gè)CELL共用一個(gè)接地有源區(qū)，分別位于有源區(qū)的上和下對(duì)稱分布。如果更多的CELL接入同一有源區(qū)，會(huì)導(dǎo)致金屬層連線的復(fù)雜和層數(shù)的增加，產(chǎn)生更多影響輸出的電容寄生。

由圖5所示的版圖可以得到，整個(gè)PUF單元也是沿Y軸中心對(duì)稱的，PUF單元的總面積為377.4 μm2，CELL的面積為5.56 μm2?？梢灾庇^地看到，本文提出的基于亞閾值電流陣列的PUF電路所占面積較小，適合資源受限的應(yīng)用場(chǎng)景。

圖5 PUF 單元版圖設(shè)計(jì)(上)和 CELL 版圖設(shè)計(jì)(下)

4 電路仿真結(jié)果和分析

為了進(jìn)一步驗(yàn)證本文提出的PUF電路的性能，本節(jié)在40 nm工藝下搭建了亞閾值電流陣列強(qiáng)PUF結(jié)構(gòu)，激勵(lì)輸入共64位。通過(guò)在Cadence中進(jìn)行仿真分析，計(jì)算了所提強(qiáng)PUF結(jié)構(gòu)的功耗，通過(guò)蒙特卡羅仿真分析，在不同的環(huán)境溫度和電壓下輸入多組激勵(lì)，采集響應(yīng)值。在此之后，計(jì)算PUF的唯一性、穩(wěn)定性和可靠性。

4.1 唯一性

唯一性表征不同的芯片響應(yīng)之間的隨機(jī)特性，通過(guò)芯片的片間漢明距離(inter Hamming distance)分布來(lái)評(píng)估。唯一性可以通過(guò)式(2)計(jì)算

其中，k表示芯片的數(shù)量，Rdi表 示第i塊芯片的PUF響應(yīng)值，HD為兩個(gè)芯片響應(yīng)值的漢明距離，r表示PUF響應(yīng)的位數(shù)。

為了評(píng)估所提強(qiáng)PUF的唯一性特性，本文進(jìn)行了200次不同的PUF芯片的仿真，在27℃，1.1 V標(biāo)準(zhǔn)溫度和電壓下采集了1000個(gè)激勵(lì)響應(yīng)對(duì)，通過(guò)計(jì)算不同芯片間的漢明距離，統(tǒng)計(jì)片間漢明距離的分布，其結(jié)果如圖6所示。計(jì)算結(jié)果表明，所提PUF電路的片間漢明距離為48.85%，與理想值50%十分接近。標(biāo)準(zhǔn)差為2.4%，3σ分布也很緊湊，表明其偏移值很小，由此可見(jiàn)所提的PUF性能很好。

圖6 PUF的片間漢明距離分布

4.2 穩(wěn)定性

穩(wěn)定性指PUF芯片受外界環(huán)境噪聲的影響下保持輸出不變的能力

其中，N為相同激勵(lì)下測(cè)試PUF輸出的次數(shù)，R0為第1次測(cè)量的值，n為采集的激勵(lì)響應(yīng)對(duì)的個(gè)數(shù)。

雖然無(wú)法測(cè)量到實(shí)際環(huán)境下PUF芯片的值，但是我們可以在評(píng)估其性能時(shí)添加噪聲信號(hào)模擬外部環(huán)境，并通過(guò)多次測(cè)量計(jì)算平均輸出值來(lái)衡量。

本文在27℃，1.1 V的電壓條件下進(jìn)行仿真，加入了100 kHz～10 GHz帶寬的噪聲環(huán)境，此噪聲環(huán)境相對(duì)于實(shí)際環(huán)境已經(jīng)足夠嚴(yán)苛。在多次進(jìn)行蒙特卡羅仿真測(cè)量中，采集了8000個(gè)激勵(lì)響應(yīng)對(duì)。并對(duì)其結(jié)果的穩(wěn)定性評(píng)估。圖7展示了隨著采集到的激勵(lì)響應(yīng)對(duì)的增加，PUF不穩(wěn)定位的比重的變化情況。Native為不加任何提高穩(wěn)定性的措施時(shí)PUF的變化情況，TMV-7為對(duì)每一位的輸出添加了7級(jí)的時(shí)間多數(shù)表決的變化情況。

由圖7可知，隨著激勵(lì)的增加，不穩(wěn)定的位數(shù)是呈現(xiàn)下降趨勢(shì)的，Native的情況下7000個(gè)激勵(lì)時(shí)不穩(wěn)定位為8.29%。當(dāng)增加7位的時(shí)間多數(shù)表決時(shí)，不穩(wěn)定位降到0.84%，表明TMV操作可以很好地降低噪聲對(duì)穩(wěn)定性帶來(lái)的影響。同時(shí)，這個(gè)結(jié)果在輕量級(jí)PUF中是一個(gè)極優(yōu)異的表現(xiàn)。

圖7 CRPs的數(shù)量與不穩(wěn)定位的關(guān)系

4.3 可靠性

可靠性指PUF芯片受溫度和電壓變化時(shí)輸出保持不變的能力，理想值為100%，可以通過(guò)片內(nèi)漢明距離表示

其中，p和q表示電壓和溫度變化的范圍，v0,t0分別表示標(biāo)準(zhǔn)情況下的電壓和溫度。

可靠性依舊可以通過(guò)蒙特卡羅進(jìn)行仿真實(shí)驗(yàn)，本文設(shè)置了溫度的范圍為-20～80°C，間隔10°C，電壓的范圍為0.9～1.3 V，間隔為0.1 V，同時(shí)采集了10000個(gè)激勵(lì)響應(yīng)對(duì)。片內(nèi)漢明距離結(jié)果分布如圖8所示。由圖可知，片內(nèi)漢明距離的平均值為0.53%，標(biāo)準(zhǔn)差為0.0337。越低的片內(nèi)漢明距離表明PUF的可靠性越好。通過(guò)計(jì)算，本文所提PUF電路的可靠性為99.47%，與理想值100%十分接近。

圖8 片內(nèi)漢明距離分布

4.4 性能對(duì)比

本文提出的PUF結(jié)構(gòu)與其他相近PUF結(jié)構(gòu)的性能及資源消耗對(duì)比如表2所示。從表中可以看到，在采用64 bit激勵(lì)的情況下，本PUF電路所占單元面積在所有參考文獻(xiàn)中最小，即使考慮不同制程帶來(lái)的面積的影響，其整體等效利用率仍最高。從功耗來(lái)說(shuō)，本文所提出PUF每生成1 bit的響應(yīng)所消耗的能量是0.29 pJ，為所有文獻(xiàn)中最低。同時(shí)，本文所提出的結(jié)構(gòu)擁有極高的輸出響應(yīng)速率，可以降低PUF認(rèn)證的時(shí)延消耗。此外，在穩(wěn)定性上本PUF電路結(jié)構(gòu)輸出較為穩(wěn)定，在不加任何糾錯(cuò)或掩蔽等輔助電路時(shí)不穩(wěn)定位占比僅為0.84%，本征穩(wěn)定性極高。

表2 本文PUF電路與其他PUF結(jié)構(gòu)的性能對(duì)比

5 結(jié)束語(yǔ)

本文引入了亞閾值電流放電作為低成本PUF的解決方案，這種方案的非線性性能夠極大地提升PUF電路的性能。為了減少面積消耗，本文設(shè)計(jì)了全新的柵控電路，使得亞閾值電流陣列的面積大大減少。同時(shí)，通過(guò)引入可以降低溫度影響的交叉耦合PMOS管作為放大電路，提升了PUF電路的可靠性與穩(wěn)定性。再者，該文設(shè)計(jì)了一種小巧且對(duì)稱的版圖排布，以減少電路中線路長(zhǎng)短不一對(duì)輸出的額外影響。最后，本文通過(guò)模擬仿真和分析，證明了所提PUF電路設(shè)計(jì)的有效性。