FPGA供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的解決方案研究

楊東亮，田琳宇，姬 進(jìn)，閆 穩(wěn)

(航空工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安710065)

0 引言

目前數(shù)字電路設(shè)計(jì)中使用的主流FPGA均為低電壓、低功耗型器件。FPGA供電網(wǎng)絡(luò)主要有兩個(gè)特點(diǎn)：1) 需要使用多種電源軌道，如常見的3.3 V、1.5 V、1.0 V電源等，分別用于I/O BANK、內(nèi)核、DDR存儲(chǔ)器的供電；2) 電源電流不固定，在很大程度上取決于實(shí)際的邏輯電平及FPGA實(shí)現(xiàn)的功能[1]。因此，各電源軌道的穩(wěn)定性(在不同使用工況下電源電壓保持穩(wěn)定的能力)直接決定了FPGA是否可以正常工作。

本文討論的對(duì)象是一種在機(jī)載通用輸入輸出模塊上使用的FPGA，它使用了兩種電源軌，分別為3.3 V和1.5 V。在實(shí)際工程應(yīng)用中，3.3 V供電網(wǎng)絡(luò)的亞穩(wěn)態(tài)引起了通用輸入輸出模塊上電BIT報(bào)故，且在周期任務(wù)運(yùn)行中工作異常。針對(duì)該問題，通過設(shè)計(jì)排查、仿真分析，給出3.3 V供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的解決方案，并對(duì)解決方案的有效性進(jìn)行了實(shí)驗(yàn)驗(yàn)證。

1 FPGA供電網(wǎng)絡(luò)設(shè)計(jì)方案

機(jī)載產(chǎn)品使用的電源為二次電源，從飛機(jī)28 V直流匯流條上取電，通過內(nèi)部的DC/DC模塊將其轉(zhuǎn)換為各類型電路使用的±15 V、5 V電源。FPGA使用的3.3 V、1.5 V、1.0 V電源為三次電源，由二次電源經(jīng)過穩(wěn)壓電源芯片而來。二次電源轉(zhuǎn)換為三次電源一般會(huì)采用如圖1所示的設(shè)計(jì)，線性穩(wěn)壓電源模塊會(huì)產(chǎn)生一個(gè)恒定的電壓基準(zhǔn)，雙調(diào)壓電阻的分壓關(guān)系決定了三次電源與二次電源的比例，輸入端、輸出端一般都要對(duì)地接入電容，起去耦[2]的作用。

圖1 二次電源轉(zhuǎn)三次電源電路原理圖

2 FPGA供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的原因分析

在通用輸入輸出模塊出現(xiàn)上電BIT故障時(shí)，3.3 V電源的波形出現(xiàn)震蕩。上電BIT過程中，3.3 V電源的最低電壓約2.50 V，最高電壓約4.2 V，遠(yuǎn)超出FPGA正常工作的電壓范圍3.0 V～3.6 V。

對(duì)該問題產(chǎn)生的原因進(jìn)行分析，圖2為造成3.3 V供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的故障樹。

圖2 3.3 V供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的故障樹

從測(cè)量結(jié)果看，5 V電源的電壓是比較穩(wěn)定的，因此可以排除底事件X1。將線性穩(wěn)壓電源與后級(jí)負(fù)載之間的連接斷開，測(cè)試3.3 V電源的波形，電壓較穩(wěn)定；該模塊上5 V轉(zhuǎn)1.5 V電路中使用的線性穩(wěn)壓電源芯片與5 V轉(zhuǎn)3.3 V電路中的線性穩(wěn)壓電源芯片為同型號(hào)產(chǎn)品，1.5 V電源軌工作穩(wěn)定，綜上，可以排除底事件X2。因此，3.3 V電源系統(tǒng)工作在亞穩(wěn)態(tài)的原因應(yīng)為：3.3 V電源的負(fù)載電流波動(dòng)較大，超出了線性穩(wěn)壓電源芯片可正常工作的負(fù)載電流范圍，3.3 V電源電壓出現(xiàn)大幅度波動(dòng)。

3 3.3 V供電網(wǎng)絡(luò)亞穩(wěn)態(tài)問題的解決方案研究

3.3 V電源的主要用電負(fù)載是FPGA器件的各IO接口。當(dāng)復(fù)位信號(hào)有效后，F(xiàn)PGA的各輸出接口被初始化，每個(gè)輸出接口的扇出電流[3]基本是穩(wěn)定的，不會(huì)導(dǎo)致3.3 V電源電壓震蕩不穩(wěn)定的情況，所以重點(diǎn)關(guān)注從上電開始到FPGA執(zhí)行復(fù)位操作這段時(shí)間，F(xiàn)PGA的各輸出接口的扇出電流變化情況。當(dāng)前對(duì)外部復(fù)位信號(hào)的處理方法是：對(duì)外部輸入的復(fù)位信號(hào)SYSRESET進(jìn)行6個(gè)周期的同步處理[4]，最后一級(jí)的同步信號(hào)作為FPGA內(nèi)部的復(fù)位信號(hào)FRESET，該信號(hào)有效后，F(xiàn)PGA的各輸出接口被初始化。據(jù)此分析，在外部輸入信號(hào)的同步過程中，F(xiàn)PGA的各輸出接口存在或“高”或“低”的非穩(wěn)定態(tài)，這是導(dǎo)致3.3 V電源網(wǎng)絡(luò)波動(dòng)的原因。

對(duì)可編程邏輯設(shè)計(jì)進(jìn)行優(yōu)化，對(duì)外部輸入復(fù)位信號(hào)SYSRESET不再進(jìn)行同步處理，直接將外部輸入復(fù)位信號(hào)傳送至FPGA內(nèi)部復(fù)位信號(hào)FRESET?？删幊踢壿媰?yōu)化后，模塊上3.3 V電源網(wǎng)絡(luò)的波形如圖3所示。

圖3 可編程邏輯優(yōu)化后3.3 V電源震蕩情況(總體視圖)

相比可編程邏輯優(yōu)化前，3.3 V供電網(wǎng)絡(luò)的品質(zhì)明顯得到了改善，但仍有小幅震蕩。為進(jìn)一步研究減小3.3 V電源震蕩幅度的方案，使用安捷倫ADS2016軟件對(duì)3.3 V電源網(wǎng)絡(luò)進(jìn)行仿真，仿真拓?fù)淙鐖D4所示。其中，R1與L1為電源的寄生參數(shù)，R2與L2為印制電路板的寄生參數(shù)，四個(gè)電流源是為了模擬不同頻率的負(fù)載電流變化，負(fù)載電流的頻率依據(jù)圖5中實(shí)際測(cè)量到的負(fù)載波動(dòng)頻率設(shè)定，分別為35 kHz、40 kHz、45 kHz、50 kHz。拓?fù)鋱D下方為二次電源轉(zhuǎn)三次電源電路中的去耦電容。

圖4 3.3 V電源網(wǎng)絡(luò)初始狀態(tài)仿真拓?fù)鋱D

先將去耦電容設(shè)置為當(dāng)前使用的0.1 uf，仿真結(jié)果顯示，3.3 V電源波動(dòng)為3.14～3.62 V，與圖3所示的實(shí)測(cè)結(jié)果基本一致。

分別在輸入端和輸出端上增加對(duì)地的更大容量的去耦電容[5](原0.1 uf電容保留)，根據(jù)仿真結(jié)果進(jìn)行逐次迭代，尋找最優(yōu)解。當(dāng)輸入端對(duì)地增加一個(gè)47 uf的去耦電容，輸出端對(duì)地增加一個(gè)100 uf的去耦電容后，3.3 V電源的仿真結(jié)果如圖5所示，其電壓僅在3.26～3.34 V之間波動(dòng)，相比未增加大容量去耦電容前的仿真結(jié)果，3.3 V電源的品質(zhì)得到了明顯的提升。

圖5 輸入輸出端增加大容量去耦電容后3.3 V電源波形仿真圖(總體視圖)

基于上述仿真結(jié)果，在通用輸入輸出模塊上進(jìn)行實(shí)驗(yàn)驗(yàn)證。輸入端增加47 uf去耦電容，輸出端增加100 uf去耦電容后，3.3 V電源的波形如圖6所示。

圖6 去耦電容增大后3.3 V電源波形

可以看出，3.3 V電源的電壓非常穩(wěn)定，基本沒有震蕩。因此，大容量去耦電容的增加可以在可編程邏輯優(yōu)化的基礎(chǔ)上更進(jìn)一步減小3.3 V電源的震蕩，保證了3.3 V電源的穩(wěn)定性，消除了FPGA供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的風(fēng)險(xiǎn)。

4 總結(jié)

本文首先介紹了FPGA供電網(wǎng)絡(luò)的設(shè)計(jì)方案，然后就實(shí)際工程應(yīng)用中FPGA的3.3 V供電網(wǎng)絡(luò)工作在亞穩(wěn)態(tài)的問題進(jìn)行了原因排查、仿真分析，根據(jù)排查結(jié)果，對(duì)可編程邏輯中復(fù)位信號(hào)的處理進(jìn)行了設(shè)計(jì)優(yōu)化，同時(shí)基于仿真結(jié)果，在3.3 V供電網(wǎng)絡(luò)的輸入和輸出端分別增加大容量去耦電容，最后的實(shí)驗(yàn)結(jié)果表明，該解決方案對(duì)減小3.3 V電源震蕩、消除3.3 V電源網(wǎng)絡(luò)的亞穩(wěn)態(tài)、提高FPGA的工作可靠性方面具有明顯的效果。