采用射頻直采技術(shù)的超寬帶軟件無(wú)線(xiàn)電平臺(tái)*

丁 晟,孫友禮

(1.江蘇信息職業(yè)技術(shù)學(xué)院 微電子學(xué)院,江蘇 無(wú)錫 214153;2.江蘇省專(zhuān)用集成電路設(shè)計(jì)重點(diǎn)實(shí)驗(yàn)室(無(wú)錫),江蘇 無(wú)錫214153;3.無(wú)錫天宸嘉航科技有限公司,江蘇 無(wú)錫214000)

0 引 言

1992年,Mitola博士[1]首次提出了軟件無(wú)線(xiàn)電(Software Defined Radio,SDR)概念。軟件無(wú)線(xiàn)電具備充分可編程能力,對(duì)信息可進(jìn)行有效控制,同時(shí)覆蓋多個(gè)頻段,支持大量波形和應(yīng)用軟件,完美地契合了無(wú)線(xiàn)電技術(shù)的發(fā)展方向,被稱(chēng)為第三代通信技術(shù)。隨著無(wú)線(xiàn)通信、雷達(dá)電子戰(zhàn)、遙感測(cè)繪等軍民用技術(shù)的發(fā)展,人們所應(yīng)用的射頻頻譜越來(lái)越寬,一個(gè)設(shè)備所需要兼顧的功能越來(lái)越多,無(wú)線(xiàn)電設(shè)備對(duì)超寬帶、可重構(gòu)、多功能等需求日益增長(zhǎng)[2]。

目前實(shí)現(xiàn)軟件無(wú)線(xiàn)電主要是三條技術(shù)路線(xiàn)。一是基于傳統(tǒng)超外差結(jié)構(gòu),利用分立器件,構(gòu)建軟件無(wú)線(xiàn)電系統(tǒng)[3]。這一方法可以獲得優(yōu)越的指標(biāo),但是大規(guī)模使用分立器件導(dǎo)致系統(tǒng)結(jié)構(gòu)復(fù)雜,一致性較差,成本較高,體積重量較大,通用性較差。二是基于超外差結(jié)構(gòu),使用基于系統(tǒng)級(jí)封裝(System in a Package,SIP)技術(shù)的射頻集成電路SoC(System on Chip)芯片(例如ADI公司的AD9361)開(kāi)發(fā)軟件無(wú)線(xiàn)電系統(tǒng)[4]。這一方法集成度高,結(jié)構(gòu)簡(jiǎn)單,技術(shù)實(shí)現(xiàn)難度低,易于實(shí)現(xiàn)小型化,但是支持的頻段、帶寬等指標(biāo)受限于SoC芯片,靈活性和通用性不夠,瞬時(shí)帶寬較小。三是采用射頻直接采樣技術(shù)[5-6]。這一技術(shù)直接摒棄了傳統(tǒng)超外差結(jié)構(gòu),采用高采樣帶寬的模數(shù)轉(zhuǎn)換(AD)/數(shù)模轉(zhuǎn)換(DA)芯片,對(duì)射頻信號(hào)進(jìn)行直接數(shù)字化,從而使AD/DA無(wú)限接近天線(xiàn),真正意義上實(shí)現(xiàn)了軟件無(wú)線(xiàn)電的核心思想?；谏漕l直采的軟件無(wú)線(xiàn)電技術(shù)不再受超外差結(jié)構(gòu)下的頻段覆蓋限制,可以滿(mǎn)足日益增長(zhǎng)的跨頻段、超寬帶需求,是軟件無(wú)線(xiàn)電技術(shù)的終極發(fā)展形態(tài)。但是,受限于AD/DA芯片采樣能力,射頻直接采樣技術(shù)還未能大規(guī)模應(yīng)用于軟件無(wú)線(xiàn)系統(tǒng)。

目前,AD/DA采樣技術(shù)不斷進(jìn)步,GHz水平的采樣器件正逐步成熟,例如ADI公司推出的12GSPS DA芯片AD9173、TI公司推出的3GSPS AD芯片ADC083000等。同時(shí)FPGA實(shí)時(shí)信號(hào)處理技術(shù)飛速發(fā)展,Xilinx公司推出的20 nm UltraScale系列FPGA能夠高效完成各類(lèi)并行化數(shù)字信號(hào)處理工作。射頻直接采樣技術(shù)的兩大瓶頸正在被突破,其在軟件無(wú)線(xiàn)電系統(tǒng)中的應(yīng)用也受到了業(yè)界的普遍關(guān)注。

本文描述了一種基于射頻直接采樣技術(shù)的超寬帶軟件無(wú)線(xiàn)電平臺(tái)的設(shè)計(jì)。該平臺(tái)按照PXI(PCI extensions for Instrumentation)標(biāo)準(zhǔn)設(shè)計(jì),能夠適配PXI平臺(tái),驅(qū)動(dòng)部分以L(fǎng)abviewCVI開(kāi)發(fā),具有較強(qiáng)的通用性。平臺(tái)以DA芯片AD9173和AD芯片ADC083000為核心,直接采樣率高達(dá)3 Gsample/s,在保證高質(zhì)量信號(hào)的同時(shí)最大限度地提升了信號(hào)瞬時(shí)帶寬。

1 硬件平臺(tái)整體設(shè)計(jì)

本文所構(gòu)建的軟件無(wú)線(xiàn)電平臺(tái)是以射頻直接采樣技術(shù)為核心的,包括PXI信號(hào)直接產(chǎn)生模塊(PXI-DA)和PXI信號(hào)直接采樣模塊(PXI-AD)。兩個(gè)模塊的物理結(jié)構(gòu)、硬件接口、通信協(xié)議、軟件驅(qū)動(dòng)等均滿(mǎn)足通用PXI標(biāo)準(zhǔn),能夠兼容各種PXI系統(tǒng),以實(shí)現(xiàn)較好的通用化。其中,PXI-DA模塊基于寬帶12 Gsample/s DA芯片AD9173設(shè)計(jì),能 夠 產(chǎn)生0.1～1.4 GHz射頻信號(hào);PXI-AD模塊基于寬帶3 Gsample/s AD芯 片ADC083000設(shè) 計(jì),能 夠 對(duì)0.1～1.4 GHz的射頻信號(hào)進(jìn)行采樣和數(shù)字信號(hào)處理。整個(gè)硬件系統(tǒng)包括一個(gè)發(fā)射通道和一個(gè)接收通道(1T1R),收發(fā)系統(tǒng)瞬時(shí)帶寬高達(dá)1.3 GHz,能夠產(chǎn)生和處理0.1～1.4 GHz的射頻信號(hào)。

1.1 PXI信號(hào)直接產(chǎn)生模塊(PXI-DA)

PXI-DA模塊按照3U PXI單槽模塊標(biāo)準(zhǔn)設(shè)計(jì)。PXI-DA模塊利用高性能FPGA產(chǎn)生寬帶數(shù)字信號(hào),通過(guò)JESD204b總線(xiàn)將寬帶數(shù)字信號(hào)輸入至高分辨率的DA芯片中,DA芯片直接產(chǎn)生射頻信號(hào),通過(guò)巴倫輸出,完成射頻信號(hào)產(chǎn)生的功能。PXI-DA模塊具體原理框圖如圖1所示。

圖1 PXI-DA模塊硬件原理圖

PXI-DA采用ADI公司的AD9173,作為直接信號(hào)產(chǎn)生的核心芯片。該芯片具有兩個(gè)DA通道,本模塊使用其中一條通道。每個(gè)DA通道對(duì)應(yīng)4x JESD204b數(shù)字通道(lane)。AD9173的lane速率和采樣率之間的換算關(guān)系如下:

式中:Ns為采樣位寬;L為JESD204b傳輸lane的數(shù)量;M為DA通道數(shù)量;fs為基帶采樣率。

根據(jù)配置不同,AD9173總共可以工作在17種JESD204b模式下,每種模式都存在帶寬、傳輸速率、通道數(shù)等的折中。在本設(shè)計(jì)中,最關(guān)鍵的指標(biāo)是信號(hào)瞬時(shí)帶寬,因此為了最大限度地提升信號(hào)瞬時(shí)帶寬,PXI-DA采用了Mode-13模式,并將基帶采樣率fs設(shè)定為1.5 Gsample/s,同時(shí)在AD9173內(nèi)部進(jìn)行2倍插值,最終采樣率達(dá)3 Gsample/s,模塊的信號(hào)瞬時(shí)帶寬確保大于等于1.3 GHz。在Mode-13模式下,Ns=16,L=4,M=2,fs=1.5 Gsample/s。根據(jù)公式(1),JESD204b總線(xiàn)速率(lane_rate)將達(dá)到15 Gb/s。

為了滿(mǎn)足JESD204b總線(xiàn)速率的指標(biāo)要求,在設(shè)計(jì)上必須考慮兩個(gè)方面:在處理器件選型上必須優(yōu)先考慮該處理器件是否具備15 Gb/s串行鏈路收發(fā)器;使用Rogers高速板材,并通過(guò)仿真確認(rèn)PCB設(shè)計(jì)能夠滿(mǎn)足15 Gb/s的總線(xiàn)速率。

在處理器件選型上,PXI-DA模塊選用Xilinx公司的XCKU060-2FFVA1156(后文簡(jiǎn)稱(chēng)KU060)。該器件具備28x GTH串行鏈路收發(fā)器,總線(xiàn)速率最高可達(dá)16.3 Gb/s。同時(shí),該FPGA采用20 nm工藝制程,是成本、性能、功耗比最佳的FPGA之一。

在PCB板材方面,在JESD204b總線(xiàn)布線(xiàn)的表層和底層選用Rogers4350板材,中間層選用高速FR4板材。在完成PCB設(shè)計(jì)后,采用HFSS 15.0進(jìn)行時(shí)域頻域仿真(結(jié)果可用微信掃描本文OSID碼查看),在15 Gb/s速率條件下,插入損耗最大為1.7 dB;輸出眼高大于等于400 mV,滿(mǎn)足AD9173設(shè)計(jì)手冊(cè)要求。

JESD204b要求收發(fā)端的工作時(shí)鐘保證嚴(yán)格的相位同步,因此,采用一顆多通道、低相噪的鎖相環(huán)芯片HMC7044為PXI-DA模塊提供相參時(shí)鐘。HMC7044外掛一個(gè)超低相噪的壓控振蕩(Voltage Controlled Oscillator,VCO)芯片CVHD-950X。通過(guò)比較100 MHz輸入時(shí)鐘與VCO輸出時(shí)鐘之間的相位差,調(diào)節(jié)VCO輸入電壓,最終實(shí)現(xiàn)100 MHz輸入時(shí)鐘與VCO輸出時(shí)鐘相位完全一致,即同步相參。然后,使用VCO輸出時(shí)鐘,通過(guò)分頻器和倍頻器,產(chǎn)生所需要的各種時(shí)鐘信號(hào)。

PXI-DA模塊采用3顆電源管理芯片LTM4644,用以產(chǎn)生板卡各器件所需電源。3顆LTM4644輸入均來(lái)自PXI接口的5.0 V:其中一顆LTM4644為KU060核心供電,0.95 V;一顆LTM4644為DDR4等外圍器件供電,包括1.2 V/1.8 V/2.5 V/3.8 V;一顆LTM4644為AD9173和KU060的高速GTH串行器供電,包括1.2 V/1.0 V。

另外,PXI-DA模塊采用Xilinx Aritex-7 50T低功耗FPGA(XC7A50T-2CPG236I)作為PXI接口處理芯片,采用4顆4 Gb DDR4作為KU060的外存空間,采用2顆BALUN芯片(TCM1-83X+)將單端射頻信號(hào)轉(zhuǎn)換為差分信號(hào),采用一個(gè)緩沖器芯片(SN74LVC1T45)輸出同步脈沖信號(hào),采用Molex公司的87833-1420連接器作為JTAG調(diào)試接口。

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1.2 PXI信號(hào)直接采樣模塊(PXI-AD)

為了保持設(shè)計(jì)的復(fù)用性,PXI-AD在主FPGA、PXI接口器件、時(shí)鐘器件、DDR器件和電源管理芯片等方面與PXI-DA保持一致。PXI-AD的主FPGA為XCKU060-2FFVA1156,PXI接口芯片為XC7A50T-2CPG236I,主鎖相環(huán)時(shí)鐘芯片為HMC7044,DDR器件為4 Gb DDR4。電源管理芯片為L(zhǎng)TM4644,兩顆BALUN芯片為T(mén)CM1-83X+,buffer芯片為SN74LVC1T45,JTAG連接器為87833-1420。PXI-AD模塊具體原理框圖如圖2所示。

圖2 PXI-AD模塊硬件原理圖

PXI-AD采用TI公司的ADC083000作為射頻直接采樣芯片。根據(jù)奈奎斯特采樣定律,最優(yōu)的不折疊采樣區(qū)間為0.1～1.4 GHz,瞬時(shí)帶寬可達(dá)1.3 GHz。

采樣時(shí)鐘進(jìn)入ADC083000后,一路進(jìn)行同相緩沖送入AD coreA,另一路進(jìn)行反相緩沖送入AD coreB。兩個(gè)AD core的采樣時(shí)鐘保持嚴(yán)格的180°相位差,由此實(shí)現(xiàn)了兩個(gè)AD core的交織采樣。

同時(shí),采樣時(shí)鐘經(jīng)過(guò)二分頻后,作為SDR(Single Data Rate)模式下的輸出接口時(shí)鐘;再經(jīng)過(guò)一次二分頻后,作為DDR(Double Data Rate)模式下的輸出接口時(shí)鐘。

當(dāng)AD工作在3 Gsample/s采樣率下時(shí),其輸入采樣時(shí)鐘為fclk=fs÷2=1.5 GHz。本設(shè)計(jì)AD輸出接口采用DDR模式,因此DCLK頻率為fDCLK=fclk÷4=375 MHz。AD LVDS輸出接口(共32對(duì))的總線(xiàn)頻率為375 MHz,高速FR4板材完全可以滿(mǎn)足要求。在layout布線(xiàn)上,需要確保AD LVDS輸出接口和DCLK差分對(duì)保持嚴(yán)格等長(zhǎng)。

為了盡可能復(fù)用設(shè)計(jì),PXI-AD采用HMC7044作為1.5 GHz采樣時(shí)鐘的輸入源。同時(shí)HMC7044再輸出一路時(shí)鐘至FPGA,以實(shí)現(xiàn)FPGA系統(tǒng)時(shí)鐘與采樣時(shí)鐘相參,從而確保整個(gè)系統(tǒng)的同步性。

PXI-AD模塊采用3顆電源管理芯片LTM4644,用以產(chǎn)生板卡各器件所需電源。LTM4644的輸入電壓為PXI接口的5.0 V。前兩顆LTM4644的功能與PXI-DA模塊一致,最后一顆LTM4644為ADC08300等供電,包括3.3 V/1.0 V。

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2 FPGA固件平臺(tái)設(shè)計(jì)

2.1 信號(hào)產(chǎn)生固件設(shè)計(jì)

信號(hào)產(chǎn)生固件部署在PXI-DA的主FPGA即KU060上,其整體邏輯框圖設(shè)計(jì)如圖3所示。

圖3 信號(hào)產(chǎn)生固件總體邏輯框圖

為了便于對(duì)AD9173、HMC7044進(jìn)行控制,以及與PXI接口芯片進(jìn)行UART通信,固件采用了Xilinx公司提供的MCU軟核MicroBlaze。MicroBlaze的軟件開(kāi)發(fā)工作在Xilinx SDK平臺(tái)中進(jìn)行,稱(chēng)為PS部分;在Vivado平臺(tái)下進(jìn)行的開(kāi)發(fā),稱(chēng)為PL部分。

信號(hào)產(chǎn)生固件的核心是PL部分。本設(shè)計(jì)旨在開(kāi)發(fā)通用化的軟件無(wú)線(xiàn)電系統(tǒng),因此,PXI-DA的主要功能是產(chǎn)生可由用戶(hù)定義的各類(lèi)矢量射頻信號(hào)。射頻信號(hào)可以由功率值A(chǔ)、中心頻點(diǎn)fc、脈寬tPW、周期tperiod和基帶矢量確定,其中,A、fc、tPW、tperiod這四個(gè)變量可以通過(guò)上位機(jī)配置確定,而基帶矢量由用戶(hù)定義的算法確定。另一方面,AD9173內(nèi)部包含數(shù)字上變頻算法電路,因此中心頻點(diǎn)fc的調(diào)整可以通過(guò)配置AD9173來(lái)實(shí)現(xiàn)。綜上所述,信號(hào)產(chǎn)生固件PL部分的核心功能是對(duì)基帶信號(hào)進(jìn)行功率調(diào)整和時(shí)域調(diào)制;實(shí)現(xiàn)JESD204b接口通信;實(shí)現(xiàn)與PXI接口芯片的UART接口通信;實(shí)現(xiàn)與AD9173和HMC7044的SPI接口通信;實(shí)現(xiàn)基帶IP(Intellectual Property)容器電路,使用戶(hù)可以在容器電路接口規(guī)范下任意開(kāi)發(fā)專(zhuān)用的基帶矢量算法。

為了完成上述功能,信號(hào)產(chǎn)生固件包括觸發(fā)波形、功率調(diào)制、JESD204b、SPI和UART等IP模塊。觸發(fā)波形模塊內(nèi)部設(shè)計(jì)有一個(gè)計(jì)數(shù)器,將計(jì)數(shù)器的計(jì)數(shù)值與設(shè)定的脈寬/周期等信息做比較,從而調(diào)整輸出信號(hào)的高低電平,由此產(chǎn)生了脈寬/周期可控的脈沖信號(hào)。該脈沖信號(hào)可作為時(shí)域調(diào)制信號(hào)輸入至基帶IP容器電路中。

所謂基帶IP容器電路是一個(gè)外圍接口固定并完全開(kāi)放的IP核,其內(nèi)部邏輯可由用戶(hù)開(kāi)發(fā)。本文采用Xilinx公司提供的System Generator工具設(shè)計(jì)了一個(gè)基帶IP容器電路的開(kāi)發(fā)模板。用戶(hù)可直接在該模板下進(jìn)行二次邏輯開(kāi)發(fā),從而使用戶(hù)開(kāi)發(fā)工作量大幅度簡(jiǎn)化,同時(shí)也實(shí)現(xiàn)了較好的靈活性。

本文在信號(hào)產(chǎn)生固件的基帶IP內(nèi)部開(kāi)發(fā)了DDS(Direct Digital Synthesis)邏輯電路,可以產(chǎn)生點(diǎn)頻信號(hào)、線(xiàn)性調(diào)頻信號(hào)和相位編碼信號(hào)?；鶐P將輸出I/Q復(fù)信號(hào)至功率調(diào)制模塊中。功率調(diào)制模塊內(nèi)部包含一系列乘法器和截位單元,將設(shè)定的幅度值與I/Q復(fù)數(shù)信號(hào)直接相乘,然后進(jìn)行截位,即可調(diào)整數(shù)字信號(hào)的輸出功率。功率調(diào)制模塊輸出I/Q復(fù)信號(hào)進(jìn)入JESD204b IP中。JESD204b IP是Xilinx的官方IP,可以將并行128位信號(hào)按照J(rèn)ESD204b協(xié)議通過(guò)GTH高速串行鏈路輸出,最終送至AD9173芯片中。進(jìn)入到AD9173的是基帶I/Q復(fù)信號(hào),通過(guò)SPI對(duì)AD9173進(jìn)行配置后,可以將I/Q復(fù)信號(hào)與AD9173的內(nèi)部數(shù)字本振進(jìn)行混頻并進(jìn)行2倍內(nèi)插,得到數(shù)字射頻信號(hào),再經(jīng)過(guò)DA轉(zhuǎn)換后可得到射頻信號(hào)。該射頻信號(hào)的中心頻率可通過(guò)調(diào)整AD9173內(nèi)部的數(shù)字本振信號(hào)頻率設(shè)定。

HMC7044和AD9173的SPI配置都使用自主開(kāi)發(fā)的SPI IP核實(shí)現(xiàn)。PXI接口芯片的UART通信使用Xilinx官方的UART IP實(shí)現(xiàn),JESD204b則通過(guò)Xilinx官方提供的JESD204B IP實(shí)現(xiàn)。

PS與PL部分的交互是使用AXI(Advanced eXtensible Interface)總線(xiàn)完成。Xilinx提供了一套通用化的AXI總線(xiàn)接口代碼模板,用戶(hù)能夠直接使用該模板完成基于AXI總線(xiàn)接口的各類(lèi)IP開(kāi)發(fā),從而大大減少了工作量。本設(shè)計(jì)中的所有IP均采用該模板開(kāi)發(fā)。

信號(hào)產(chǎn)生固件的PS部分主要實(shí)現(xiàn)五大功能:HMC7044的SPI配置;AD9173的SPI配置;與PXI接口芯片的UART通信;JESD204B的配置;算法模塊的配置。

最終設(shè)計(jì)結(jié)果如圖4所示。

圖4 最終設(shè)計(jì)結(jié)果信號(hào)產(chǎn)生固件

2.2 信號(hào)采樣固件設(shè)計(jì)

信號(hào)采樣固件部署在PXI-AD的主FPGA即XKU060上,其整體邏輯框圖設(shè)計(jì)如圖5所示。

圖5 信號(hào)采樣固件總體邏輯框圖

與信號(hào)產(chǎn)生固件一樣,信號(hào)采樣固件采用MCU軟核MicroBlaze作為控制核心。因此,整個(gè)設(shè)計(jì)也分為PL部分和PS部分。

對(duì)于通用軟件無(wú)線(xiàn)電平臺(tái)而言,信號(hào)采樣后,需要進(jìn)行解調(diào)。其中,通用化的部分即通過(guò)數(shù)字下變頻將載波信號(hào)解調(diào),得到基帶I/Q復(fù)信號(hào),進(jìn)入基帶IP容器電路。本文在信號(hào)采樣固件的基帶IP容器電路中設(shè)計(jì)了一個(gè)信號(hào)脈沖描述字(Pulse Deion Word,PDW)測(cè)試邏輯電路。

當(dāng)基帶IP完成處理后,將處理完的信號(hào)或結(jié)果通過(guò)MIG模塊緩存入DDR4 SDRAM中。當(dāng)上位機(jī)需要讀取時(shí),通過(guò)PXI總線(xiàn)對(duì)PXI接口芯片發(fā)送指令,接口芯片將該指令通過(guò)UART串口發(fā)送至MicroBlaze。MicroBlaze進(jìn)行指令轉(zhuǎn)換后,通過(guò)AXI總線(xiàn)從MIG中將處理完的信號(hào)或結(jié)果讀取出來(lái),然后再通過(guò)UART串口返回至PXI接口芯片,PXI接口芯片再通過(guò)PXI總線(xiàn)返回至上位機(jī)。

MicroBlaze通 過(guò) 控 制SPI對(duì)HMC7044和ADC083000進(jìn) 行 配 置,使ADC083000工 作 在3 Gsample/s采樣率下,并且數(shù)字輸出接口是DDR模式。當(dāng)32組LVDS差分對(duì)和一組DCLK差分時(shí)鐘送入FPGA后,采用Xilinx的iddr模塊將DDR總線(xiàn)轉(zhuǎn)換為單時(shí)鐘沿的并行總線(xiàn)?？紤]到實(shí)際PCB板上LVDS差分總線(xiàn)可能存在不等長(zhǎng)的問(wèn)題,設(shè)計(jì)中還采用了idelay模塊對(duì)LVDS差分輸入進(jìn)行延遲控制。最終AD IP輸出16相并口總線(xiàn),每相表示一個(gè)采樣時(shí)鐘的采樣值(8 b),時(shí)鐘頻率是187.5 MHz。

數(shù)字下變頻是對(duì)AD采樣信號(hào)進(jìn)行兩次混頻濾波抽取的處理過(guò)程。一次混頻頻點(diǎn)是1/4采樣率,濾波按照半帶寬進(jìn)行,然后進(jìn)行二倍抽取。由于混頻頻點(diǎn)是1/4采樣率,因此混頻信號(hào)可簡(jiǎn)化為0,1,-1的序列組合,從而節(jié)省了乘法器和DDS資源。凡是被乘以0的信號(hào)采樣點(diǎn)實(shí)際為后續(xù)二倍抽取時(shí)被抽取點(diǎn),因此可以不用進(jìn)入后續(xù)計(jì)算流程,從而節(jié)省一倍的邏輯資源。一次混頻完成后,信號(hào)由實(shí)信號(hào)轉(zhuǎn)換為I/Q復(fù)信號(hào),且采樣率降低一倍。然后進(jìn)行二次混頻,二次混頻頻點(diǎn)是“信號(hào)中心頻率-1/4采樣率”。上位機(jī)將中心頻率下發(fā)至FPGA中,然后FPGA根據(jù)該中心頻率產(chǎn)生數(shù)字本振,與I/Q復(fù)信號(hào)進(jìn)行復(fù)乘,即完成了二次混頻。二次混頻結(jié)束后,信號(hào)轉(zhuǎn)換為去載波的基帶I/Q信號(hào),可送入基帶IP容器電路中進(jìn)行用戶(hù)自定義的信號(hào)處理工作。

本文中基帶IP容器電路實(shí)現(xiàn)的功能是檢測(cè)信號(hào)的PDW,即測(cè)試信號(hào)的中心頻率、帶寬、脈寬、周期、功率等5個(gè)值。由于信號(hào)的中心頻率未知,因此將數(shù)字下變頻模塊中的二次混頻部分屏蔽,即完成二倍抽取后直接將I/Q復(fù)信號(hào)送入基帶IP中。對(duì)送入基帶IP容器電路的信號(hào)進(jìn)行I部和Q部的平方和操作,求得信號(hào)的實(shí)時(shí)功率。將實(shí)時(shí)功率與一個(gè)閾值進(jìn)行比較,如果高于閾值則輸出高電平,低于閾值則輸出低電平,即數(shù)字檢波。然后對(duì)檢波后信號(hào)進(jìn)行周期計(jì)數(shù)檢測(cè),完成脈寬和周期的測(cè)試。用檢波后信號(hào)對(duì)實(shí)時(shí)功率進(jìn)行提取,得到峰值功率,完成信號(hào)的功率測(cè)試。另一方面,利用檢波信號(hào),提取輸入信號(hào)的有效樣本,然后對(duì)樣本信號(hào)進(jìn)行快速傅里葉變換(Fast Fourier Transform,FFT),再對(duì)FFT結(jié)果進(jìn)行周期計(jì)數(shù)檢測(cè),可完成中心頻率和帶寬的測(cè)試。

信號(hào)采樣固件的PS部分主要實(shí)現(xiàn)四大功能HMC7044的SPI配置;AD083000的SPI配置;與PXI接口芯片的UART通信;算法模塊的配置。

最終設(shè)計(jì)結(jié)果如圖6所示。

圖6 信號(hào)采樣固件設(shè)計(jì)結(jié)果

3 上位機(jī)軟件設(shè)計(jì)

平臺(tái)上位機(jī)軟件是基于Labwindows/CVI開(kāi)發(fā)平臺(tái)來(lái)進(jìn)行的,通過(guò)NI-VISA開(kāi)發(fā)并建立與PXI通信接口,通過(guò)在模塊驅(qū)動(dòng)程序中配置PXI模塊的信息參數(shù),完成對(duì)PXI模塊的指令設(shè)定。PXI-DA/PXI-AD模塊內(nèi)部的PXI接口芯片將PXI指令發(fā)送至KU060中。KU060控制內(nèi)部各IP工作,完成系統(tǒng)功能。軟件界面如圖7所示。

圖7 軟件界面

4 系統(tǒng)驗(yàn)證與測(cè)試

為了驗(yàn)證本系統(tǒng),采用自回環(huán)方式進(jìn)行測(cè)試。首先PXI-DA模塊產(chǎn)生脈沖點(diǎn)頻、脈沖線(xiàn)性調(diào)頻等信號(hào),并使用頻譜儀、示波器等進(jìn)行測(cè)試,驗(yàn)證PXIDA的性能;然后將PXI-DA產(chǎn)生的射頻信號(hào)送入PXI-AD模塊,使用PXI-AD模塊檢測(cè)該信號(hào)的PDW,并將PDW結(jié)果與頻譜儀、示波器等通用儀器測(cè)試結(jié)果比較,以驗(yàn)證系統(tǒng)性能。

4.1 PXI-DA射頻信號(hào)產(chǎn)生測(cè)試

通過(guò)控制上位機(jī)軟件,使PXI-DA產(chǎn)生0.1～1.4 GHz的各類(lèi)信號(hào),主要包括點(diǎn)頻連續(xù)波信號(hào)、大帶寬脈沖線(xiàn)性調(diào)頻信號(hào)、相位編碼信號(hào)。點(diǎn)頻連續(xù)波信號(hào)主要用于測(cè)試PXI-DA的信號(hào)產(chǎn)生質(zhì)量,如圖8所示。

圖8 PXI-DA產(chǎn)生750 MHz窄帶頻譜

在SPAN設(shè)定為100 kHz、RBW設(shè)定為10 Hz的情況下,可以看到信號(hào)功率為-2 dBm,近端雜散點(diǎn)最高為-70 dBm。頻譜儀測(cè)得信號(hào)頻率為750.000 045 MHz,頻率精度優(yōu)于10-6×中心頻率。

使用頻譜儀MAX HOLD功能,通過(guò)控制上位機(jī),先后設(shè)定頻率為750 MHz和751 MHz,所得結(jié)果如圖9所示。

圖9 頻率步進(jìn)測(cè)試

圖9出現(xiàn)兩個(gè)明顯峰值點(diǎn),且峰值點(diǎn)頻率相差1 Hz,因此表明PXI-DA頻率步進(jìn)可以達(dá)到1 Hz。

控制上位機(jī),使PXI-DA產(chǎn)生1.3 GHz帶寬的脈沖線(xiàn)性調(diào)頻信號(hào),以驗(yàn)證其最大瞬時(shí)帶寬能力,所得結(jié)果如圖10所示。

圖10 PXI-DA信號(hào)瞬時(shí)帶寬測(cè)試

通過(guò)頻譜儀實(shí)時(shí)頻譜分析可知,PXI-DA產(chǎn)生1.3 GHz線(xiàn)性調(diào)頻信號(hào),證明該模塊瞬時(shí)帶寬達(dá)到1.3 GHz。

控制上位機(jī),使PXI-DA產(chǎn)生相位編碼信號(hào),以驗(yàn)證其脈內(nèi)信號(hào)調(diào)制功能,所得結(jié)果如圖11所示。

圖11 PXI-DA相位編碼測(cè)試(紅色框內(nèi)為相位翻轉(zhuǎn)處)

通過(guò)示波器,可觀察到PXI-DA產(chǎn)生四相編碼信號(hào),根據(jù)設(shè)定的編碼形式,信號(hào)的相位按周期翻轉(zhuǎn)。

4.2 PXI-AD射頻信號(hào)采樣測(cè)試

將PXI-DA產(chǎn)生的信號(hào)送入PXI-AD模塊中,利用PXI-AD的PDW測(cè)試功能進(jìn)行檢測(cè)。

控制上位機(jī)使PXI-DA產(chǎn)生脈沖點(diǎn)頻信號(hào),頻率為750 MHz,脈寬為500 ns,周期為2 μs,峰值功率為2 dBm,PXI-AD對(duì)其進(jìn)行測(cè)試,結(jié)果如圖12所示。

圖12 針對(duì)脈沖點(diǎn)頻的PDW測(cè)試

由圖12可知,PXI-AD所測(cè)結(jié)果與PXI-DA設(shè)定結(jié)果一致。

控制上位機(jī)使PXI-DA產(chǎn)生1.3 GHz脈沖線(xiàn)性調(diào)頻信號(hào),利用PXI-AD對(duì)其進(jìn)行采樣,并完成FFT,以驗(yàn)證PXI-AD瞬時(shí)采樣帶寬能力,所得結(jié)果如圖13所示。

圖13 PXI-AD滿(mǎn)帶寬采樣能力測(cè)試

由圖13可知,PXI-AD具備1.3 GHz的瞬時(shí)帶寬采樣能力。

5 結(jié) 論

本文利用射頻直接采樣技術(shù)構(gòu)建了超寬帶軟件無(wú)線(xiàn)電通用化平臺(tái)。該平臺(tái)按照PXI標(biāo)準(zhǔn)設(shè)計(jì),能夠適配PXI平臺(tái),驅(qū)動(dòng)部分以L(fǎng)abwindows/CVI開(kāi)發(fā),具有較強(qiáng)的通用性。平臺(tái)以DA芯片AD9173和AD芯片ADC083000為核心,直接采樣率高達(dá)3 Gsample/s。在保證高質(zhì)量信號(hào)的同時(shí),最大限度地提升了信號(hào)瞬時(shí)帶寬。經(jīng)過(guò)測(cè)試,平臺(tái)瞬時(shí)工作帶寬達(dá)到1.3 GHz,信號(hào)頻率精度優(yōu)于10-6×中心頻率。平臺(tái)使用FPGA IP化開(kāi)發(fā)理念,將FPGA內(nèi)部開(kāi)發(fā)接口通過(guò)IP容器電路的方式開(kāi)放給用戶(hù),使用戶(hù)可以在不關(guān)心底層硬件設(shè)計(jì)的基礎(chǔ)上完成軟件無(wú)線(xiàn)電專(zhuān)用功能的開(kāi)發(fā)。本文的工作進(jìn)一步驗(yàn)證了射頻直接采樣技術(shù)對(duì)于軟件無(wú)線(xiàn)電的重要意義。隨著AD/DA采樣帶寬的提升,射頻直接采樣可進(jìn)一步推動(dòng)軟件無(wú)線(xiàn)電技術(shù)的發(fā)展。