高動(dòng)態(tài)輸出范圍數(shù)字Buck 型DC-DC 的研究與設(shè)計(jì)

趙鵬

（榆林學(xué)院信息工程學(xué)院，陜西 榆林 719000）

隨著集成電路工藝技術(shù)的進(jìn)步，開(kāi)關(guān)電源逐漸應(yīng)用于SOC 等片上系統(tǒng)[1-4]。但是模擬開(kāi)關(guān)電源由于其集成度較低而難以適用于SOC 系統(tǒng)[5-8]，而數(shù)字電源具有更高的集成度和工作效率，這些特點(diǎn)使其更適合于SOC 等片上系統(tǒng)。所以一款高效高集成度的數(shù)字開(kāi)關(guān)電源便成為了研究的熱點(diǎn)對(duì)象[9-11]。

1 主要電路設(shè)計(jì)

1.1 電路工作原理

典型的數(shù)字Buck DC-DC 控制環(huán)路如圖1 所示。

圖1 數(shù)字Buck DC-DC控制環(huán)路

首先反饋信號(hào)通過(guò)ADC（模數(shù)轉(zhuǎn)換器）轉(zhuǎn)換為數(shù)字碼作為DPID（數(shù)字濾波器）的輸入，DPID 通過(guò)補(bǔ)償算法，產(chǎn)生一個(gè)數(shù)字量作為DPWM（數(shù)字脈沖寬度調(diào)制）模塊的輸入，不同的輸入信號(hào)通過(guò)DPWM 模塊產(chǎn)生不同的矩形波，此矩形波通過(guò)驅(qū)動(dòng)開(kāi)關(guān)功率管完成對(duì)輸出信號(hào)的調(diào)制。

1.2 窗口ADC的設(shè)計(jì)

ADC 采用窗口型結(jié)構(gòu)[12-14]，有兩點(diǎn)原因：1）窗口型ADC 是FLASH ADC 的改進(jìn)結(jié)構(gòu)，其處理速度快，能夠?qū)?xì)微的波動(dòng)進(jìn)行實(shí)時(shí)處理反饋，從而實(shí)現(xiàn)電源的實(shí)時(shí)控制。2）窗口ADC 兼顧功耗與精讀。窗口ADC 只對(duì)一個(gè)電壓范圍（也稱(chēng)窗口電壓）進(jìn)行精度較高的模數(shù)轉(zhuǎn)換，窗口電壓范圍之外，ADC 不對(duì)輸入電壓進(jìn)行模數(shù)轉(zhuǎn)換，輸出固定的高低電平。如輸入過(guò)高，ADC 輸出f；輸入過(guò)低，ADC 輸出0。電路反饋值為0.925 V，故窗口電壓設(shè)置為0.8～1.0 V。當(dāng)反饋電壓低于0.8 V 時(shí)，ADC 輸出為0，系統(tǒng)提供50%占空比的矩形波來(lái)驅(qū)動(dòng)開(kāi)關(guān)功率管；當(dāng)反饋電壓高于1.0 V 時(shí)，ADC 輸出為F，系統(tǒng)采用10%占空比的矩形波來(lái)驅(qū)動(dòng)開(kāi)關(guān)功率管。

ADC 中使用的比較器結(jié)構(gòu)如圖2 所示。ADC 輸出為4 位二進(jìn)制信號(hào)，則FLASH 型ADC 共需16 個(gè)比較器。

圖2 比較器結(jié)構(gòu)

當(dāng)時(shí)鐘信號(hào)clk 為低時(shí)，鎖存器復(fù)位。M0關(guān)閉，鎖存器無(wú)電流通路。當(dāng)clk 由低變高時(shí)，尾電流管M0導(dǎo)通，輸入對(duì)管M1和M2將差分輸入電壓轉(zhuǎn)換成差分電流，該電流經(jīng)過(guò)敏感節(jié)點(diǎn)S1 和S2，將導(dǎo)致這兩個(gè)節(jié)點(diǎn)電壓下降速度不同。假設(shè)S1 節(jié)點(diǎn)的放電速度大于S2 節(jié)點(diǎn)，隨著S1 的快速放電，Out-逐漸由高電平變向低電平，則由Out-控制的柵極也發(fā)生變化，此時(shí)M4逐漸關(guān)斷而M6則逐漸導(dǎo)通。M6導(dǎo)通后，電源又通過(guò)M6對(duì)輸出節(jié)點(diǎn)Out+進(jìn)行充電，從而將Out+快速充電至高電平，而此時(shí)，Out-放電完后變?yōu)榈碗娖?，即完成了一次比較過(guò)程。

窗口ADC結(jié)構(gòu)如圖3所示。反饋信號(hào)為0.925 V，ADC 為4 bit 輸出，共需16 個(gè)比較器。圖3 右半部分屬于FLASH ADC，左半部分則為窗口選定電路。BGR 產(chǎn)生Vref1 和Vref2 作為兩個(gè)比較器的輸入值，反饋信號(hào)Vfb 與Vref1 和Vref2 進(jìn)行比較，根據(jù)比較結(jié)果控制反饋信號(hào)Vfb 的傳輸。當(dāng)Vfb 的值小于0.8 V或者大于1.0 V 時(shí)，選擇器關(guān)閉；當(dāng)Vfb 的值位于0.8～1.0 V 之間時(shí)，選擇器將反饋信號(hào)Vfb 輸入FLASH ADC 進(jìn)行模數(shù)轉(zhuǎn)換。

圖3 窗口ADC結(jié)構(gòu)圖

窗口型FLASH ADC 的仿真結(jié)果如圖4 所示。斜坡為輸入電壓，上方為輸出結(jié)果。從圖中可以看出，當(dāng)輸入電壓低于800 mV 時(shí)，輸出為0；當(dāng)輸入電壓大于1.0 V 時(shí)，輸出為f；當(dāng)輸入電壓處于800 mV～1.0 V 之間時(shí)，ADC 對(duì)輸入電壓進(jìn)行模數(shù)轉(zhuǎn)換。隨著輸入電壓的增大，輸出值從1到f也逐漸增大。

圖4 窗口型FLASH ADC的仿真結(jié)果

1.3 數(shù)字補(bǔ)償器DPID的設(shè)計(jì)

DPID模塊是數(shù)字DC-DC系統(tǒng)中的核心模塊[15-16]，其功能有：1）計(jì)算系統(tǒng)開(kāi)關(guān)功率管所需要的占空比，然后輸出至DPWM，實(shí)現(xiàn)所對(duì)應(yīng)占空比的矩形波。2）為環(huán)路穩(wěn)定性提供補(bǔ)償。將采取間接設(shè)計(jì)法對(duì)DPID 進(jìn)行設(shè)計(jì)，即首先采用頻域分析的方法確定電路的補(bǔ)償函數(shù)，調(diào)整補(bǔ)償函數(shù)參數(shù)以滿(mǎn)足電路相位裕度，然后將補(bǔ)償函數(shù)實(shí)現(xiàn)z 域離散化，最后將離散化后的補(bǔ)償函數(shù)實(shí)現(xiàn)逆轉(zhuǎn)換，轉(zhuǎn)換為電路形式，完成設(shè)計(jì)。

數(shù)字控制的DC-DC 正向傳輸函數(shù)如式（1）所示：

VRAMP為電感兩端電壓，VIN為輸入電壓。從式（1）可以看出，由于傳輸路徑上LC的存在，使得系統(tǒng)產(chǎn)生兩個(gè)極點(diǎn)（即主極點(diǎn)和次極點(diǎn)）。系統(tǒng)增益在次極點(diǎn)以40 dB/dec 速度下降，導(dǎo)致系統(tǒng)相位變差，引發(fā)自激震蕩。為了維持系統(tǒng)的穩(wěn)定，必須對(duì)環(huán)路進(jìn)行相位補(bǔ)償。DC-DC 補(bǔ)償網(wǎng)絡(luò)拓?fù)淙鐖D5 所示。

圖5 DC-DC補(bǔ)償網(wǎng)絡(luò)拓?fù)鋱D

由圖5 可以得到頻域下反饋補(bǔ)償網(wǎng)絡(luò)的傳輸函數(shù)如式（2）所示：

由式（2）可知，反饋網(wǎng)絡(luò)引入的零極點(diǎn)與反饋網(wǎng)絡(luò)中電容電阻值有關(guān)，通過(guò)合理選擇電容電阻參數(shù)，形成合適的零極點(diǎn)，抵消由于正向傳輸過(guò)程中LC引入的雙重極點(diǎn)，從而改善系統(tǒng)的相位，使系統(tǒng)達(dá)到穩(wěn)定條件。補(bǔ)償后，DC-DC 仿真結(jié)果如圖6所示。

圖6 DC-DC仿真結(jié)果

從圖中可以看出，系統(tǒng)的相位裕度為65.9，滿(mǎn)足穩(wěn)定性要求。將具體的RC 參數(shù)代入補(bǔ)償函數(shù)，采用雙線(xiàn)性離散化實(shí)現(xiàn)頻域到z域的變換，可得到式（3）：

補(bǔ)償器的實(shí)現(xiàn)需要將調(diào)試好的傳輸函數(shù)進(jìn)行z域的逆變換，此時(shí)補(bǔ)償函數(shù)可表示為式（4）：

其中，D(z)和E(z)分別表示補(bǔ)償器的輸入e(n)和輸出d(n)所對(duì)應(yīng)的z變換形式。根據(jù)逆變換規(guī)則得到補(bǔ)償網(wǎng)絡(luò)在時(shí)域上的表達(dá)式，如式（5）所示：

簡(jiǎn)化后得到式（6）：

其中，系數(shù)a、b、c是將式（1）展開(kāi)后得到的系數(shù)。由式（6）可知，DPID 需要前兩個(gè)周期信號(hào)共同作用，才能實(shí)現(xiàn)計(jì)算占空比和維持穩(wěn)定的目的。

為了驗(yàn)證DPID 傳輸補(bǔ)償函數(shù)在整個(gè)DC-DC 中的特性，需要使用Matlab 的Simulink 模塊對(duì)數(shù)字DC-DC 系統(tǒng)進(jìn)行建模。

將整個(gè)數(shù)字環(huán)路中的模塊轉(zhuǎn)化為Matlab 中的模型，結(jié)果如圖7 所示。其中PID 模塊中存入式（6）所對(duì)應(yīng)的傳輸函數(shù)，通過(guò)調(diào)節(jié)補(bǔ)償系數(shù)，使環(huán)路處于穩(wěn)定狀態(tài)，環(huán)路的其他模塊則使用理想模型代替。

圖7 數(shù)字DC-DC的環(huán)路Simulink等效圖

在模型中，使用單側(cè)功率管來(lái)實(shí)現(xiàn)控制更能方便準(zhǔn)確地體現(xiàn)PID 補(bǔ)償模塊的作用，反饋信號(hào)與基準(zhǔn)信號(hào)的差值進(jìn)入PID 模塊，通過(guò)對(duì)補(bǔ)償系數(shù)的調(diào)節(jié)，可以得到數(shù)字化后的補(bǔ)償值，再將補(bǔ)償值通過(guò)控制開(kāi)關(guān)的作用，來(lái)對(duì)功率管進(jìn)行控制，從而達(dá)到穩(wěn)定輸出電壓的作用。其他電路器件如電感、電容、電阻等使用理想模型代替，共同構(gòu)成數(shù)字DC-DC 環(huán)路的Simulink 等效電路。

1.4 數(shù)字脈沖寬度調(diào)制器（DPWM）的設(shè)計(jì)與實(shí)現(xiàn)

DPWM 模塊是整個(gè)數(shù)字DC-DC 中非常重要的模塊，DPWM 的主要功能是將補(bǔ)償器計(jì)算出的占空比轉(zhuǎn)化為矩形波輸出。輸出的高速高精度矩形波信號(hào)能大幅提高整個(gè)控制環(huán)路的精度和系統(tǒng)的轉(zhuǎn)換效率。除此之外，功耗、面積也是必須考慮的。故DPWM 采用混合型結(jié)構(gòu)，電路結(jié)構(gòu)如圖8 所示。

圖8 混合型DPWM結(jié)構(gòu)

PWM 先通過(guò)16 位計(jì)數(shù)器進(jìn)行粗調(diào)，此計(jì)數(shù)器的頻率無(wú)需很高。通過(guò)比較，得到一個(gè)與計(jì)數(shù)器頻率相等的脈沖信號(hào)，再對(duì)脈沖信號(hào)進(jìn)行延遲處理，產(chǎn)生不同位置的脈沖，用來(lái)復(fù)位最初的PWM，從而調(diào)節(jié)了PWM 占空比。電路工作過(guò)程如圖9 所示。

圖9 混合型DPWM工作過(guò)程

當(dāng)DPID 的d[m]信號(hào)與計(jì)數(shù)器某一值相等時(shí)，圖中為0101，則將該位置的脈沖信號(hào)CLK_1 輸出，接著將CLK_1 信號(hào)輸入到延遲單元進(jìn)行延遲，產(chǎn)生A1、A2、A3、A4 等多種不同位置的脈沖信號(hào)，此時(shí)再由DPID 的d[n]信號(hào)來(lái)選擇需要的延遲量，圖中選擇的為A3 信號(hào)，A3 信號(hào)再通過(guò)鎖存器來(lái)調(diào)制原有的PWM 信號(hào)，得到圖中經(jīng)過(guò)調(diào)制的DPWM 矩形波，完成了對(duì)占空比的調(diào)制。

系統(tǒng)頻率為2 MHz，計(jì)數(shù)器的頻率為16 MHz，延遲單元采用單延遲鏈結(jié)構(gòu)，每個(gè)單元的延遲時(shí)間為系統(tǒng)頻率的1/16，共進(jìn)行16次延遲。將此混合型DPWM分別加入輸入信號(hào)進(jìn)行測(cè)試，結(jié)果如圖10 所示。

圖10 混合型DPWM仿真結(jié)果

從圖10 中可以看出，下面的波形為經(jīng)過(guò)延遲的脈沖波，中間的波形為系統(tǒng)時(shí)鐘，上面的波形為經(jīng)過(guò)脈沖調(diào)制產(chǎn)生的不同占空比的脈沖信號(hào)。測(cè)試結(jié)果表明，DPWM 能正常工作，滿(mǎn)足設(shè)計(jì)要求。

2 整體仿真驗(yàn)證

由于每一個(gè)輸出值對(duì)應(yīng)著固定的補(bǔ)償系數(shù)，在啟動(dòng)時(shí)調(diào)用對(duì)應(yīng)的補(bǔ)償系數(shù)，輸出發(fā)生變化時(shí)，則需要進(jìn)行參數(shù)更新。此處設(shè)定輸入典型值為12 V，輸出典型值為1.8 V，而1.8 V 則對(duì)應(yīng)著一組固定的DPID補(bǔ)償系數(shù)，對(duì)系數(shù)進(jìn)行選擇之后，需要將整個(gè)系統(tǒng)由等效模型轉(zhuǎn)化為實(shí)際電路。ADC 采用窗口型FLASH ADC，DPWM 采用混合型結(jié)構(gòu)，而DPID 的等效環(huán)路中的模塊由代碼轉(zhuǎn)化而成。在CSMC 0.25BCD 高壓工藝庫(kù)下，用specture 對(duì)電路進(jìn)行仿真驗(yàn)證。

輸出電壓線(xiàn)性調(diào)整率表明了數(shù)字DC-DC 的抗干擾能力。輸入的周期脈沖電壓代表電源電壓的波動(dòng)情況，仿真結(jié)果如圖11 所示。

圖11 輸出電壓線(xiàn)性率仿真

從圖11 中可以看出，輸入電壓在5～8 V 變化時(shí)，輸出電壓波動(dòng)范圍為8～10 mV。由此可得輸出電壓線(xiàn)性調(diào)整率為0.21%。

輸出電壓負(fù)載調(diào)整率表示當(dāng)負(fù)載突然變化時(shí)，輸出電壓的調(diào)整能力。負(fù)載的變化必然伴隨著輸出電流的變化，故用電流的變化來(lái)表示負(fù)載的變化。輸出電壓負(fù)載調(diào)整率仿真結(jié)果如圖12 所示。

圖12 輸出電壓負(fù)載調(diào)整率

從圖12 中可以看出，負(fù)載電流在1～2 A 變化時(shí)，輸出電壓變化大約為11 mV。由此可得電路的負(fù)載調(diào)整率為6%。

轉(zhuǎn)換效率是DC-DC 電路的一個(gè)重要的指標(biāo)，它表示了DC-DC 將輸入功率轉(zhuǎn)換為輸出功率的能力。在輸入電壓固定、輸出電流取不同值的情況下，設(shè)計(jì)的DC-DC 轉(zhuǎn)換效率如圖13 所示。

圖13 DC-DC轉(zhuǎn)換效率

從圖13 中可以看出，DC-DC 在輕載時(shí)效率比重載時(shí)略低，整體效率在88%～91.8%之間，實(shí)現(xiàn)了較高的輸出效率。

3 結(jié)論

所設(shè)計(jì)的Buck 型數(shù)字DC-DC 主要由窗口FLASH ADC、DPID 和混合結(jié)構(gòu)型DPWM 等電路構(gòu)成。在Matlab Simulink 環(huán)境下對(duì)系統(tǒng)進(jìn)行建模和仿真驗(yàn)證，仿真結(jié)果滿(mǎn)足系統(tǒng)的要求。