基于遞歸學習的靜態(tài)邏輯電路功耗優(yōu)化方法

扎西群宗，次 央

（1.西藏自治區(qū)廣電局033臺，西藏 拉薩 850000；2.西藏自治區(qū)廣電局071臺，西藏 拉薩 850000）

0 引 言

隨著技術不斷發(fā)展與進步，集成電路芯片的集成度越高，電路中晶體管的尺寸越小，電路的工作速度就越快，同時對集成電路的功耗要求也就越高，集成電路在功耗設計過程中需要注意的問題也越來越多[1,2]。在同樣功能需求的情況下，采用互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）的集成電路具有功耗較低的優(yōu)勢，尤其是靜態(tài)功耗[3,4]。功耗的非穩(wěn)態(tài)直接導致電路的溫度明顯上升，電路的可靠性大大降低，因此對靜態(tài)邏輯電路功耗進行優(yōu)化具有十分重要的現(xiàn)實意義和應用價值[5]。本文提出基于遞歸學習的靜態(tài)邏輯電路功耗優(yōu)化方法研究，在構(gòu)建靜態(tài)邏輯電路功耗模型的基礎上，利用遞歸學習的方式對靜態(tài)邏輯電路功耗收斂進行優(yōu)化。

1 靜態(tài)邏輯電路功耗收斂優(yōu)化方法

1.1 構(gòu)建靜態(tài)邏輯電路功耗模型

在對靜態(tài)邏輯電路功耗收斂進行優(yōu)化前，結(jié)合電路功耗本身的屬性特征構(gòu)建功耗模型[6]。一般情況下，靜態(tài)邏輯電路功耗可分為靜態(tài)功耗和動態(tài)功耗兩個部分。其中，靜態(tài)功耗的計算公式為

式中：Wj為靜態(tài)邏輯電路的靜態(tài)功耗；Iz為通過柵極氧化層的隧穿電流值；I1為反偏二極管的漏電流值；Ib為電路競爭電流值；It為MOS晶體管的亞閾導通電流值；U為經(jīng)過靜態(tài)邏輯電路的電壓值大小[7,8]。

動態(tài)功耗的計算公式為

式中：Wd為靜態(tài)邏輯電路的動態(tài)功耗；Id為P型金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）和N型金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）同時導通時產(chǎn)生的短路電流值；Wf為負載電容充放電引起的開關功耗。

漏電流是決定靜態(tài)功耗大小的關鍵因素，經(jīng)過電路的電流信號跳變頻率不會對其產(chǎn)生影響，電路中的信號翻轉(zhuǎn)情況是決定動態(tài)功耗大小的主要因素[9]。柵極氧化層厚度的改變將直接導致靜態(tài)邏輯電路的總漏電流值增加，對應的靜態(tài)功耗也將隨之增加。在此基礎上，造成靜態(tài)邏輯電路功耗參量波動的其他因素包括電源電壓和電流的大小。

在特定的應用范圍內(nèi)，瞬時功耗與電源電壓和電流成正比關系，以此為基礎構(gòu)建以電壓為核心的功耗表示方式，具體為

式中：Uin為靜態(tài)邏輯電路的輸入電壓值；Uout為靜態(tài)邏輯電路的輸出電壓值；t為運行時間。

在此基礎上，本文構(gòu)建的靜態(tài)邏輯電路功耗模型可以表示為

式中：Wz為靜態(tài)邏輯電路的總功耗。

1.2 基于遞歸學習的功耗收斂優(yōu)化

在上述基礎上，采用遞歸學習的方式對靜態(tài)邏輯電路功耗收斂效果進行優(yōu)化。在電路正常運行的條件下，靜態(tài)邏輯電路電壓的收斂速度是影響其功耗收斂效果的重要因素。基于遞歸學習的靜態(tài)邏輯電路功耗收斂優(yōu)化流程如圖1所示。

圖1 基于遞歸學習的靜態(tài)邏輯電路功耗收斂優(yōu)化流程

采用遞歸學習對靜態(tài)邏輯電路功耗收斂進行優(yōu)化前，需要先進行參數(shù)準備?？紤]到集成程度是影響柵極氧化層厚度的主要因素，在數(shù)據(jù)準備階段要對電路單元的類型與尺寸進行分析。綜合考慮當前延時情況，設置不同的電壓值，分析不同電壓環(huán)境下靜態(tài)邏輯電路單元延時的標準差和均值。根據(jù)獲取的延時數(shù)據(jù)，計算各個單元對應的功耗值，計算公式為

式中：Wzi為靜態(tài)邏輯電路中i單元的功耗；為靜態(tài)邏輯電路中i單元的延時標準差；εi為靜態(tài)邏輯電路中i單元的延時均值。

構(gòu)建以靜態(tài)邏輯電路各個單元功耗為基礎的時序庫，為后續(xù)的優(yōu)化調(diào)節(jié)過程提供數(shù)據(jù)參考。將電路的延時作為遞歸學習的敏感度函數(shù)，計算電路中所有單元在時序庫內(nèi)的敏感度函數(shù)值，當對應單元的參數(shù)不造成電路功耗的波動時，將其作為可替換的單元進行敏感度量化設置，并保存到時序庫隊列中。在此基礎上，對隊列中單元敏感度按照取絕對值后降序的方式進行排列，單位時間內(nèi)功耗下降幅度越大，則表明此時延時和延時偏差的波動范圍越小，對應靜態(tài)邏輯電路功耗收斂性越高。逐個替換隊列中的敏感度函數(shù)值，當對應的功耗延時小于該單元的可調(diào)節(jié)余量時則保留該替換操作。完成對電路單位運行周期內(nèi)各個單元全局時序的計算后，確保電路不存在時序違規(guī)，此時輸出結(jié)果即為功耗收斂優(yōu)化后的參數(shù)。

2 測試分析

為了驗證本文提出的基于遞歸學習算法的電路功耗優(yōu)化方法的有效性，將其與文獻[4]所提方法和文獻[5]所提方法進行功率控制對比測試。在測試階段，測試電路共計27個，使用C語言將設計的優(yōu)化方法轉(zhuǎn)化為可執(zhí)行的控制措施。本文使用的操作系統(tǒng)為Windows 2020，編譯工具為VC10.0，對應的硬件環(huán)境參數(shù)為Intel Pentium（R）Dual-Core，中央處理器（Central Processing Unit，CPU）大小為256 GB，隨機存取存儲器（Random Access Memory，RAM）大小為6.0 GB。

為了確保功耗測試結(jié)果的可靠性，采用隨機生成的方式產(chǎn)生輸入數(shù)、輸出數(shù)和乘積項數(shù)。設置初始慣性權(quán)重系數(shù)為1.0，終止慣性權(quán)重系數(shù)為0.20，按照線性遞減的計算方式在學習因子為1.2的條件下進行200次迭代。3種方法對FPRM靜態(tài)邏輯電路的功耗收斂時間測試結(jié)果如表1所示，

表1 FPRM靜態(tài)邏輯電路功耗收斂時間

在3種方法對靜態(tài)邏輯電路功耗的控制過程中，對應的收斂時間都隨著測試電路的類型出現(xiàn)了明顯的波動。對于5xpl、newtag、Cu、pml、pcle、cc以及mux等規(guī)模較小的電路，3種方法的收斂時間相近；對于sym10等規(guī)模較大的電路，本文所提方法的收斂時間均較短，能夠?qū)崿F(xiàn)FPRM邏輯電路功耗的快速收斂。

3種方法對混合極性XNOR/OR電路的功耗收斂時間測試結(jié)果如表2所示。

表2 混合極性XNOR/OR電路功耗收斂時間

對于Rd84、Conl、MisexI等規(guī)模較小的電路，3種方法的收斂時間差異并不明顯；對于Table、Spla等規(guī)模較大的電路，本文所提方法的收斂時間較短，可以實現(xiàn)混合極性XNOR/OR電路功耗的快速收斂。

3 結(jié) 論

綜上所述，設計基于遞歸學習的靜態(tài)邏輯電路功耗優(yōu)化方法，從電路功耗的收斂性角度出發(fā)，利用遞歸學習的優(yōu)勢大大減少靜態(tài)邏輯電路功耗維持穩(wěn)定的時間開銷。通過本文的研究，以期為實際靜態(tài)邏輯電路的運行提供幫助，促進相關行業(yè)的長久發(fā)展。