基于FPGA的寬帶線性調(diào)頻信號產(chǎn)生技術(shù)

郭露 駱守峰

（中國電子科技集團(tuán)公司第十四研究所 江蘇省南京市 210039）

1 引言

在傳統(tǒng)雷達(dá)系統(tǒng)中，受限于微波器件的性能和數(shù)字處理芯片的處理能力，一般使用窄帶線性調(diào)頻信號作為雷達(dá)信號。為了適應(yīng)電磁環(huán)境日益復(fù)雜的現(xiàn)代戰(zhàn)場，雷達(dá)距離分辨力和抗干擾能力的要求不斷提高，寬帶雷達(dá)的研制也隨之迅猛發(fā)展。寬帶線性調(diào)頻信號產(chǎn)生作為寬帶雷達(dá)的一項(xiàng)關(guān)鍵技術(shù)，受到了廣泛地研究[1]。

使用數(shù)字方法產(chǎn)生窄帶線性調(diào)頻信號，再通過模擬倍頻的方式可以產(chǎn)生寬帶線性調(diào)頻信號[2]，但是這種方式對線性調(diào)頻信號的頻率和帶寬限制很多，并且實(shí)現(xiàn)過程需要很多模擬器件進(jìn)行配合，導(dǎo)致所產(chǎn)生的信號幅相特性較差，為了滿足雷達(dá)的性能需求，還需要使用額外的資源對信號幅相特性進(jìn)行補(bǔ)償[3]。另一種產(chǎn)生方法是結(jié)合可編程邏輯器件（FPGA）和高速數(shù)模（D/A）轉(zhuǎn)換器，傳統(tǒng)方式是使用非易失性存儲器對波形數(shù)據(jù)進(jìn)行存儲，然后FPGA在接收指令后通過訪問存儲器的對應(yīng)地址來加載波形，這種方法的缺點(diǎn)是寬帶線性調(diào)頻信號的數(shù)據(jù)量較大，使用存儲器存儲波形的能力有限，在實(shí)際應(yīng)用中靈活性很差。目前發(fā)展的另一種方法是利用FPGA完成DDS（直接數(shù)字合成）的功能，在指令的控制下實(shí)時(shí)計(jì)算線性調(diào)頻信號對應(yīng)的幅度數(shù)據(jù)，再將數(shù)據(jù)送往D/A轉(zhuǎn)換器產(chǎn)生模擬信號。根據(jù)奈奎斯特定律，F(xiàn)PGA所產(chǎn)生的數(shù)據(jù)率應(yīng)大于信號帶寬的2倍，然而，受限于FPGA較低的工作頻率，可以采用多相DDS結(jié)構(gòu)來產(chǎn)生線性調(diào)頻數(shù)字信號[4]。

多相DDS結(jié)構(gòu)的示意圖如圖1所示，不同相路由各自的頻率字和相位字控制，在相同系統(tǒng)時(shí)鐘的作用下，輸出對應(yīng)相路的線性調(diào)頻數(shù)字信號，最后經(jīng)并串轉(zhuǎn)換器輸出合成后的線性調(diào)頻數(shù)字信號。在多相DDS結(jié)構(gòu)中，研究的關(guān)鍵在于不同相路頻率字和相位字的構(gòu)建方法。文獻(xiàn)[5][6]報(bào)道了多種頻率字和相位字構(gòu)建方法，然而這些方法較為復(fù)雜，同時(shí)也沒有對該方法的脈沖寬度、帶寬、起始頻率和調(diào)頻斜率等信號關(guān)鍵指標(biāo)的精度進(jìn)行分析。

圖1：多相DDS結(jié)構(gòu)示意圖

本文提出了一種基于FPGA的寬帶線性調(diào)頻信號產(chǎn)生技術(shù)，對該技術(shù)產(chǎn)生的線性調(diào)頻信號的基本原理進(jìn)行了理論推導(dǎo)，并對線性調(diào)頻信號脈沖寬度、帶寬、起始頻率和調(diào)頻斜率的精度進(jìn)行了分析，最后通過仿真計(jì)算和實(shí)驗(yàn)對該技術(shù)進(jìn)行了驗(yàn)證。

2 寬帶線性調(diào)頻信號產(chǎn)生原理

2.1 寬帶線性調(diào)頻信號產(chǎn)生技術(shù)基本理論

連續(xù)的線性調(diào)頻信號可表示為：

其中f0為起始頻率，B為帶寬，T為脈沖寬度。將連續(xù)信號轉(zhuǎn)換到數(shù)字域，用nTc代替t，離散的線性調(diào)頻信號可表示為：

定義：

式中，L為DDS結(jié)構(gòu)中相位累加器的位數(shù)。從式（3）中可以看出，S的物理含義是數(shù)字域的起始頻率，R的物理含義是數(shù)字域的調(diào)頻斜率。將式（3）代入式（2）中，可以得到：

對于多相結(jié)構(gòu)DDS生成線性調(diào)頻信號，式（4）可轉(zhuǎn)換為：

式中，M為多相結(jié)構(gòu)的總相數(shù)，m為不同的相路（m= 1,2,3,...,M）。

對于單個(gè)DDS結(jié)構(gòu)而言，輸入端包含頻率字和相位字，輸出端包含瞬時(shí)相位和相位對應(yīng)的幅度值，輸出端的瞬時(shí)相位等于頻率字的累加和再與實(shí)時(shí)相位字相加[7]。為了得到多相結(jié)構(gòu)的線性調(diào)頻數(shù)字信號，根據(jù)式（5），我們需要構(gòu)建頻率字Fm(n)和相位字Pm(n)，使其滿足瞬時(shí)相位：

根據(jù)瞬時(shí)相位的規(guī)律，我們可以得到，當(dāng)頻率字和相位字滿足式（7）時(shí)，式（6）成立。

利用式（7）可以得到，頻率字的步進(jìn)滿足：

當(dāng)總相數(shù)M=2k時(shí)，只需要簡單的加法器配合移位操作即可完成頻率字的計(jì)算。

從式（7）中可以看出，相位字不隨時(shí)間變化，因此只需要計(jì)算初始相位字即可。從以上分析可以看出，當(dāng)初始頻率字和初始相位字確定，且總相數(shù)M=2k時(shí)，只需要M個(gè)簡單的加法器即可計(jì)算出所有的頻率字和相位字。

2.2 寬帶線性調(diào)頻信號產(chǎn)生技術(shù)精度分析

對于線性調(diào)頻信號而言，關(guān)鍵參數(shù)包含4個(gè)，分別為脈沖寬度、帶寬、起始頻率和調(diào)頻斜率，接下來對這4個(gè)參數(shù)的精度進(jìn)行分析。

信號脈沖寬度與FPGA工作頻率、總相數(shù)和時(shí)鐘周期數(shù)有關(guān)，在線性調(diào)頻數(shù)字信號產(chǎn)生方法中，相數(shù)和時(shí)鐘周期數(shù)為整數(shù)值可控，當(dāng)脈沖寬度為FPGA工作時(shí)鐘周期整數(shù)倍時(shí)，相數(shù)和時(shí)鐘周期數(shù)引入的誤差為0。FPGA工作頻率來源于晶振的振蕩頻率，晶振的頻率偏差會導(dǎo)致信號的絕對脈沖寬度出現(xiàn)偏差，但是由于信號產(chǎn)生模塊和接收采樣模塊使用的時(shí)鐘為同源時(shí)鐘，在數(shù)據(jù)處理過程中工作頻率引入的頻率誤差可以完全抵消。因此利用本文提出的方案產(chǎn)生線性調(diào)頻信號，受限于晶振的振蕩頻率誤差，存在絕對脈沖寬度誤差，但是由于整個(gè)射頻鏈路使用同一晶振作為參考源，所以該絕對脈沖寬度誤差不會導(dǎo)致雷達(dá)性能惡化。

根據(jù)式（3）可以計(jì)算帶寬的精度。由于R必須為整數(shù)，所以R的最大誤差為0.5。將R的最大誤差值代入式（3），可以得到帶寬的最大誤差值為：

根據(jù)式（3）計(jì)算起始頻率的精度，起始頻率的最大誤差值為：

線性調(diào)頻信號調(diào)頻斜率的最大誤差值為：

從式（9）-式（11）可以看出，帶寬、起始頻率和調(diào)頻斜率的最大誤差值取決于信號脈沖寬度、D/A工作頻率和相位累加器位數(shù)，與信號帶寬無關(guān)。D/A工作頻率越高，帶寬、起始頻率和調(diào)頻斜率的誤差越大。信號脈沖寬度越大，帶寬的誤差越大。當(dāng)雷達(dá)系統(tǒng)架構(gòu)和雷達(dá)波形確定后，信號脈沖寬度和D/A工作頻率也隨之確定，此時(shí)只能通過調(diào)整相位累加器的位數(shù)來改變信號精度。相位累加器的位數(shù)每增加1bit，帶寬、起始頻率和調(diào)頻斜率的誤差減少50%。由于相位累加器的位數(shù)增加會導(dǎo)致FPGA的資源利用量增加，在實(shí)際雷達(dá)信號產(chǎn)生模塊設(shè)計(jì)中，需要根據(jù)總體提供的指標(biāo)來計(jì)算所需要的相位累加器位數(shù)，在資源和性能兩方面進(jìn)行折中考慮。

典型地，設(shè)脈沖寬度為100μs，D/A的工作頻率為1600MHz，當(dāng)相位累加器的位數(shù)為32bit時(shí)，帶寬、起始頻率和調(diào)頻斜率的最大誤差值分別為29.8kHz、0.19Hz、298 Hz/μs。當(dāng)相位累加器的位數(shù)為40bit時(shí)，帶寬、起始頻率和調(diào)頻斜率的最大誤差值分別為0.12kHz、0.74mHz、1.2 Hz/

μs。

從上述典型值可以看出，起始頻率的誤差一般遠(yuǎn)小于帶寬的誤差，這是因?yàn)榫€性調(diào)頻信號的時(shí)間帶寬積一般很大。此外，由于帶寬的誤差值為絕對誤差，因此帶寬的誤差對寬帶線性調(diào)頻信號的影響會遠(yuǎn)小于窄帶線性調(diào)頻信號，在采用該技術(shù)同時(shí)產(chǎn)生寬帶和窄帶線性調(diào)頻信號時(shí)，需要對窄帶線性調(diào)頻信號的性能指標(biāo)進(jìn)行重點(diǎn)關(guān)注。

3 仿真計(jì)算

假設(shè)所需要產(chǎn)生的信號中心頻率為200MHz，帶寬為200MHz，脈沖寬度為100μs，D/A的工作頻率為1600MHz，相位累加器的位數(shù)設(shè)置為32bit。根據(jù)FPGA一般的工作速率，選擇總相數(shù)為8相，此時(shí)FPGA的工作速率為200MHz。根據(jù)式（7），8相DDS的頻率字和相位字如表1所示。

表1：不同相路的頻率字與相位字（8相結(jié)構(gòu)）

根據(jù)式（3）計(jì)算，得到R=3355，S=268437134。將其代入表1，可以計(jì)算8相DDS對應(yīng)的實(shí)際頻率字和相位字。在軟件中搭建圖1所示的多相DDS結(jié)構(gòu)，并代入計(jì)算好的頻率字和相位字，最后提取輸出信號的幅度信息。所得到的線性調(diào)頻信號的時(shí)域波形如圖2 (a)所示，從圖中可以看出信號的脈沖寬度為100μs，脈沖前沿為低頻信號，脈沖后沿為高頻信號。對該信號進(jìn)行傅里葉變換，得到信號的頻譜，如圖2 (b)所示，從圖中可以看出輸出信號的頻率范圍約為100-300MHz，與仿真設(shè)置值一致。

圖2：線性調(diào)頻信號仿真結(jié)果圖

4 實(shí)驗(yàn)驗(yàn)證

我們在硬件上使用FPGA和D/A轉(zhuǎn)換器實(shí)現(xiàn)了線性調(diào)頻信號的產(chǎn)生，F(xiàn)PGA使用Xilinx公司的XC4VSX55-10FF1148I，D/A轉(zhuǎn)換器選擇ADI公司的位寬為14bit的AD9739，系統(tǒng)架構(gòu)如圖3所示。

圖3：基于FPGA+D/A的線性調(diào)頻產(chǎn)生方案系統(tǒng)架構(gòu)圖

AD9739的工作時(shí)鐘設(shè)置為1.6GHz，AD9739內(nèi)部進(jìn)行4分頻，返回FPGA的時(shí)鐘頻率為400MHz。在FPGA內(nèi)部，400MHz輸入時(shí)鐘進(jìn)入數(shù)字時(shí)鐘管理（DCM）模塊進(jìn)行分頻，得到200MHz時(shí)鐘作為FPGA的工作時(shí)鐘。該工作時(shí)鐘驅(qū)動8路DDS模塊，每路DDS模塊產(chǎn)生對應(yīng)相路的14bit線性調(diào)頻數(shù)字信號，其中第一、三、五、七路數(shù)據(jù)通過OSERDES合成后送往D/A轉(zhuǎn)換器的數(shù)據(jù)總線0（DB0）接口，第二、四、六、八路數(shù)據(jù)通過OSERDES合成后送往D/A轉(zhuǎn)換器的數(shù)據(jù)總線1（DB1）接口，DB0接口和DB1接口的數(shù)據(jù)率均為11.2Gbps。AD9739在接收到線性調(diào)頻數(shù)字信號后，經(jīng)過內(nèi)部數(shù)模轉(zhuǎn)換處理，輸出線性調(diào)頻模擬信號。

使用示波器和頻譜儀對接收到的線性調(diào)頻信號進(jìn)行采集，所產(chǎn)生的正調(diào)頻斜率線性調(diào)頻脈沖信號如圖4(a)所示，脈沖寬度為100μs，脈沖前沿為低頻信號，脈沖后沿為高頻信號。信號頻譜如圖4(b)所示，信號頻率范圍為100-300MHz，帶內(nèi)平坦度優(yōu)于1dB，其中高頻段的峰為該信號在第二奈奎斯特域的鏡像信號。所得到的時(shí)域信號和頻域信號與仿真結(jié)果基本一致，證明了該線性調(diào)頻信號產(chǎn)生技術(shù)的有效性。

圖4：實(shí)驗(yàn)產(chǎn)生的線性調(diào)頻信號

5 結(jié)論

本文提出了一種基于FPGA的寬帶線性調(diào)頻信號產(chǎn)生技術(shù)，該技術(shù)使用FPGA和高速數(shù)模轉(zhuǎn)換器，并利用多相直接數(shù)字合成方法產(chǎn)生寬帶線性調(diào)頻信號。本文首先推導(dǎo)了該技術(shù)的基本理論，并分析了脈沖寬度、帶寬、起始頻率和線性調(diào)頻信號調(diào)頻斜率精度，提出了提高線性調(diào)頻信號精度的方法。最后通過仿真分析和實(shí)驗(yàn)分別產(chǎn)生了100μs脈沖寬度、200MHz帶寬的線性調(diào)頻信號，驗(yàn)證了該技術(shù)的可行性和有效性。該技術(shù)具有通用和簡單的特點(diǎn)，可以應(yīng)用在更大帶寬的雷達(dá)系統(tǒng)中。