奇數(shù)多渦卷混沌系統(tǒng)族及其FPGA實(shí)現(xiàn)

趙 耿，劉阿龍，馬英杰

(1. 西安電子科技大學(xué)通信工程學(xué)院，陜西西安710071； 2. 北京電子科技學(xué)院電子與通信工程系，北京100070)

1 引言

隨著時(shí)代更替和科學(xué)技術(shù)的不斷發(fā)展，人們對(duì)信息傳輸?shù)陌踩蕴岢隽烁叩囊?，因此值得深入研究性能更加良好的調(diào)制信號(hào)來(lái)保障通信的安全。19世紀(jì)，混沌作為一門(mén)新興學(xué)科登上了歷史舞臺(tái)，因?yàn)榛煦缧盘?hào)具有非周期、類(lèi)白噪聲、相關(guān)性好、無(wú)法預(yù)測(cè)等很多優(yōu)良特性，所以混沌信號(hào)源的構(gòu)建已成為保密通信領(lǐng)域研究的熱點(diǎn)。20世紀(jì)以來(lái)非線(xiàn)性動(dòng)力學(xué)發(fā)展迅猛，這為混沌信號(hào)的構(gòu)造提供了強(qiáng)有力的理論支撐，其中多渦卷混沌系統(tǒng)具有結(jié)構(gòu)簡(jiǎn)單、動(dòng)力學(xué)行為復(fù)雜、對(duì)初值敏感的特點(diǎn)，被廣泛用于各種各樣的通信系統(tǒng)中，目的是增強(qiáng)通信鏈路的抗干擾性和抗截獲性。

近年來(lái)，Z. Tan、彭智俊、J. Liang、Y. Gao等學(xué)者們雖然提出了利用脈沖控制技術(shù)、正弦函數(shù)、對(duì)數(shù)函數(shù)、指數(shù)函數(shù)等非線(xiàn)性函數(shù)產(chǎn)生多渦卷混沌信號(hào)，但諸如此類(lèi)方法具有局限性。本文在蔡氏電路和現(xiàn)有單渦卷、雙渦卷混沌系統(tǒng)的研究基礎(chǔ)上，引入組合符號(hào)函數(shù)，構(gòu)建了一個(gè)能產(chǎn)生無(wú)窮奇數(shù)個(gè)渦卷的混沌系統(tǒng)。針對(duì)該模型，從動(dòng)力學(xué)角度定性定量進(jìn)行了分析，并且利用MATLAB仿真得到了李雅普諾夫指數(shù)譜、吸引子相圖。在實(shí)際工程應(yīng)用中，H. Liu、H. A. Jasim等人利用模擬電路實(shí)現(xiàn)了渦卷吸引子，但隨著DSP、FPGA等大規(guī)模數(shù)字器件的盛行，利用數(shù)字信號(hào)處理的辦法更加適用于保密通信領(lǐng)域。結(jié)合混沌的基本特征，本文利用FPGA開(kāi)發(fā)平臺(tái)進(jìn)行了硬件實(shí)現(xiàn)。由于FPGA是高精度的數(shù)字信號(hào)處理器件，本文首先通過(guò)對(duì)提出的連續(xù)混沌模型進(jìn)行離散化，然后使用Verilog HDL語(yǔ)言在賽靈思公司發(fā)布的集成設(shè)計(jì)環(huán)境Vivado 2018.3版本中以自底向上的數(shù)字化模式進(jìn)行設(shè)計(jì)，其中關(guān)鍵模塊可分為：浮點(diǎn)數(shù)運(yùn)算模塊、數(shù)值迭代模塊、同步控制模塊、浮點(diǎn)數(shù)轉(zhuǎn)定點(diǎn)數(shù)模塊等。根據(jù)工程的實(shí)際需要，最后結(jié)合示波器給出了基于ZYNQ7000開(kāi)發(fā)平臺(tái)的三維3渦卷、5渦卷、7渦卷混沌系統(tǒng)吸引子的硬件實(shí)驗(yàn)結(jié)果。理論仿真和硬件實(shí)驗(yàn)結(jié)果均表明：提出的奇數(shù)多渦卷混沌系統(tǒng)族穩(wěn)定存在，并且渦卷數(shù)目可控。

2 可控奇數(shù)多渦卷混沌系統(tǒng)族

2.1 系統(tǒng)模型

本文在蔡氏電路和現(xiàn)有多渦卷混沌系統(tǒng)的研究之上，引入組合符號(hào)函數(shù)，構(gòu)建了一個(gè)能產(chǎn)生無(wú)窮奇數(shù)個(gè)渦卷的混沌系統(tǒng)，其數(shù)學(xué)模型為

(1)

=3,5,7…

(2)

其中，、、為狀態(tài)變量；、、、為實(shí)數(shù)參數(shù)；()為參變控制函數(shù)。將組合符號(hào)函數(shù)引入到多渦卷混沌系統(tǒng)，通過(guò)控制數(shù)學(xué)模型中維度的參變控制函數(shù)，可以產(chǎn)生一種新型無(wú)限延長(zhǎng)的奇數(shù)(3、5、7……)多渦卷混沌信號(hào)源。與傳統(tǒng)的單渦卷、雙渦卷系統(tǒng)相比較，該系統(tǒng)具有更為豐富的吸引子相空間和更復(fù)雜的動(dòng)力學(xué)行為。本文利用數(shù)字系統(tǒng)構(gòu)建實(shí)現(xiàn)了三維3渦卷、5渦卷、7渦卷混沌系統(tǒng)，在實(shí)際的工程應(yīng)用中更適合應(yīng)用于保密通信。

2.2 復(fù)雜動(dòng)力學(xué)特性分析及其數(shù)值仿真

本節(jié)將對(duì)2.1節(jié)提出的多渦卷混沌系統(tǒng)進(jìn)行動(dòng)力學(xué)分析和MATLAB的數(shù)值仿真。

對(duì)2.1節(jié)中系統(tǒng)模型，取a=9，b=2/7，c=-2/7，d=15；求解其平衡點(diǎn)得到

(3)

觀察(3)式容易得到系統(tǒng)的平衡點(diǎn)為(，0，-)，其中為=()的根。根據(jù)平衡點(diǎn)的性質(zhì)，為了使系統(tǒng)得到多渦卷吸引子，只需要增加系統(tǒng)的平衡點(diǎn)即可，即如果=()有多個(gè)實(shí)數(shù)根，方程組便有多個(gè)解，系統(tǒng)就能產(chǎn)生多渦卷的吸引子。令等于7，采用數(shù)形結(jié)合方法，便可以得到系統(tǒng)平衡點(diǎn)分布圖，如圖1所示。可以清楚的看到在每一個(gè)(2-1，2+1)區(qū)間內(nèi)，()是連續(xù)函數(shù)，并且系統(tǒng)存在1個(gè)穩(wěn)定平衡點(diǎn)，7個(gè)小的區(qū)間使系統(tǒng)具有7個(gè)平衡點(diǎn)；此外從圖中看出還有6個(gè)第一類(lèi)間斷點(diǎn)，根據(jù)傅里葉級(jí)數(shù)斂散定理可知，()傅里葉級(jí)數(shù)收斂，并且當(dāng)是()的連續(xù)點(diǎn)時(shí)，級(jí)數(shù)收斂于()；當(dāng)是()的間斷點(diǎn)時(shí)，級(jí)數(shù)收斂于(-0)+(+0)2。所以根據(jù)吸引子的特征，在每一個(gè)連續(xù)區(qū)間內(nèi)系統(tǒng)能產(chǎn)生一個(gè)渦卷，而在每個(gè)間斷點(diǎn)處系統(tǒng)都有一個(gè)同宿解，同宿軌將各個(gè)區(qū)間的渦卷連接起來(lái)，從而使系統(tǒng)形成7渦卷吸引子。根據(jù)上述分析可以得到，渦卷區(qū)域?qū)?yīng)著系統(tǒng)的穩(wěn)定平衡點(diǎn)，鍵波區(qū)域?qū)?yīng)著系統(tǒng)的不穩(wěn)定平衡點(diǎn)，所以，當(dāng)一旦取定某一個(gè)大于等于3的奇數(shù)時(shí)，系統(tǒng)便能產(chǎn)生渦卷混沌吸引子。

圖1 系統(tǒng)平衡點(diǎn)分布圖

取的值分別為3、5、7，則其分別對(duì)應(yīng)3渦卷、5渦卷、7渦卷混沌系統(tǒng)，使用MATLAB仿真得到三個(gè)系統(tǒng)的李雅普諾夫指數(shù)譜均相同，如圖2所示。其中X維度為L(zhǎng)E1=0.166955，Y維度為L(zhǎng)E2=0.166982，Z維度為L(zhǎng)E3=-3.905366，李雅普諾夫維數(shù)為：LD=2.0854。根據(jù)混沌吸引子的特征，李雅普諾夫指數(shù)的計(jì)算均正確，并且無(wú)論n取任何一個(gè)奇數(shù)，總是能得到相同的李雅普諾夫指數(shù)譜，由此說(shuō)明吸引子的性態(tài)不會(huì)隨著渦卷數(shù)目的增加而改變，證明系統(tǒng)的穩(wěn)定性良好。

圖2 3、5、7渦卷系統(tǒng)李雅普諾夫指數(shù)譜

3 基于FPGA的多渦卷混沌系統(tǒng)實(shí)現(xiàn)

3.1 系統(tǒng)整體架構(gòu)

本系統(tǒng)使用Xilinx公司的ZYNQ7000開(kāi)發(fā)平臺(tái)，利用Verilog HDL語(yǔ)言在集成開(kāi)發(fā)工具Vivado中進(jìn)行自底向上的模塊化數(shù)字設(shè)計(jì)模式，并使用Vivado內(nèi)嵌的仿真器進(jìn)行仿真驗(yàn)證?？刂菩酒x取XC7Z020-2CLG400I，DA模塊選取AD9767 的雙通道14位數(shù)模轉(zhuǎn)換(DAC)板卡，示波器選取TDS3000B系列數(shù)字式熒光示波器。

系統(tǒng)整體構(gòu)建方案如圖3所示，具體可分為：三維方程設(shè)定模塊控制渦卷的個(gè)數(shù)；浮點(diǎn)數(shù)運(yùn)算模塊實(shí)現(xiàn)數(shù)據(jù)的底層運(yùn)算；數(shù)值迭代模塊實(shí)現(xiàn)三維數(shù)據(jù)序列的迭代；同步控制模塊實(shí)現(xiàn)數(shù)據(jù)的精準(zhǔn)同步；浮點(diǎn)數(shù)轉(zhuǎn)定點(diǎn)數(shù)模塊實(shí)現(xiàn)數(shù)據(jù)的轉(zhuǎn)換；兩路數(shù)模轉(zhuǎn)換模塊將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)用于在示波器觀察多渦卷的吸引子相圖。

圖3 系統(tǒng)整體架構(gòu)

3.2 系統(tǒng)模型的離散化

本文所述的系統(tǒng)模型為三維連續(xù)型，由于FPGA通常用來(lái)處理離散數(shù)字信號(hào)，所以首先對(duì)該連續(xù)模型進(jìn)行離散化。常見(jiàn)的離散化處理算法有簡(jiǎn)單Euler算法、改進(jìn)的Euler算法和Runge-Kutta算法。簡(jiǎn)單Euler算法易于FPGA實(shí)現(xiàn)，占用的器件邏輯資源相對(duì)較少，但精度不算很高；而改進(jìn)的Euler算法和Runge-Kutta算法雖然精度高，但同時(shí)實(shí)現(xiàn)難度較大，占用器件資源也多。本文考慮到工程實(shí)現(xiàn)的實(shí)際情況，下面采用簡(jiǎn)單Euler算法進(jìn)行離散化處理。

簡(jiǎn)單Euler算法實(shí)際上是根據(jù)導(dǎo)數(shù)定義來(lái)實(shí)現(xiàn)的，導(dǎo)數(shù)的定義為

(4)

當(dāng)?shù)闹第呌?或無(wú)窮小時(shí)，(4)式可表示為

(5)

進(jìn)而得到

(6)

基于工程研究，本文選取步進(jìn)因子=0005，將(6)式代入11節(jié)系統(tǒng)數(shù)學(xué)模型中，取()中分別為3、5、7得到多渦卷混沌系統(tǒng)迭代方程：(7)式為3渦卷混沌系統(tǒng)，(8)式為5渦卷混沌系統(tǒng)、(9)式為7渦卷混沌系統(tǒng)：

(7)

(8)

(9)

觀察(7)式、(8)式、(9)式可知，()控制系統(tǒng)奇數(shù)渦卷的個(gè)數(shù)，因此只需要改變維度中符號(hào)函數(shù)的設(shè)定就可以選取對(duì)應(yīng)的多渦卷混沌系統(tǒng)。MATLAB仿真得到離散化后的3渦卷、5渦卷、7渦卷混沌系統(tǒng)的吸引子空間結(jié)構(gòu)如圖4、圖5、圖6所示。

圖4 3渦卷相空間結(jié)構(gòu)

圖5 5渦卷相空間結(jié)構(gòu)

圖6 7渦卷相空間結(jié)構(gòu)

3.3 系統(tǒng)關(guān)鍵模塊設(shè)計(jì)

3.3.1 浮點(diǎn)數(shù)運(yùn)算模塊

浮點(diǎn)數(shù)比定點(diǎn)數(shù)的表示范圍寬，精度高，更適合用來(lái)進(jìn)行工程計(jì)算。本文選用32位單精度浮點(diǎn)數(shù)，觀察系統(tǒng)方程，浮點(diǎn)數(shù)運(yùn)算包括加法、減法和乘法運(yùn)算。根據(jù)IEEE 754標(biāo)準(zhǔn)，把32位二進(jìn)制數(shù)據(jù)表示為1位符號(hào)位，8位階碼和23位尾數(shù)部分。

浮點(diǎn)數(shù)加法、減法模塊設(shè)計(jì)方法如下：

浮點(diǎn)數(shù)減法可以理解為將做減法運(yùn)算的數(shù)據(jù)對(duì)其符號(hào)位取反之后的加法，所以單獨(dú)設(shè)定一個(gè)符號(hào)變換模塊即可。加法運(yùn)算步驟為：

1) 對(duì)階：小階向大階對(duì)齊，目的是使操作數(shù)的小數(shù)點(diǎn)位置對(duì)齊；

2) 尾數(shù)運(yùn)算：將對(duì)階后的兩個(gè)尾數(shù)按照定點(diǎn)的加減法運(yùn)算規(guī)則計(jì)算；

3) 規(guī)格化：增加有效數(shù)字的位數(shù)，提高運(yùn)算精度；

4) 舍入：考慮尾數(shù)右移時(shí)丟失的數(shù)值位；

5) 溢出判斷：判斷計(jì)算結(jié)果是否存在溢出。

浮點(diǎn)數(shù)乘法運(yùn)算步驟為：

1) 符號(hào)位處理：符號(hào)位的判斷運(yùn)算單獨(dú)處理；

2) 移位操作：操作數(shù)的小數(shù)點(diǎn)左移1位，階碼加1；

3) 尾數(shù)運(yùn)算：尾數(shù)操作單獨(dú)進(jìn)行，按照定點(diǎn)的加減法運(yùn)算規(guī)則計(jì)算；

4) 調(diào)整結(jié)果：按照浮點(diǎn)數(shù)的格式調(diào)整運(yùn)算結(jié)果；

5) 規(guī)格化：獲取尾數(shù)前半部分，判斷是否四舍五入。

3.3.2 數(shù)值迭代模塊

系統(tǒng)數(shù)值迭代頂層模塊為scroll模塊，其中例化了三維方程scroll＿x，scroll＿y和scroll＿z三個(gè)子模塊，每個(gè)例化模塊分別設(shè)定初始值x(0)=0.02，y(0)=0.01，z(0)=0.03，使用Vivado內(nèi)嵌仿真器得到3渦卷、5渦卷、7渦卷部分?jǐn)?shù)據(jù)迭代仿真波形如圖7、圖8、圖9所示。

圖7 3渦卷數(shù)值迭代

圖8 5渦卷數(shù)值迭代

圖9 7渦卷數(shù)值迭代

3.3.3 同步控制模塊

數(shù)字電路因?yàn)槁窂降牟煌?，一般存在各種各樣的延時(shí)，這可能導(dǎo)致數(shù)據(jù)的丟失、亂碼等現(xiàn)象，故為了保證不同路徑數(shù)據(jù)同時(shí)到達(dá)輸出端口，需要對(duì)各路徑采取同步措施，仿真波形如圖10所示，可以看出不同時(shí)鐘下的3路數(shù)據(jù)經(jīng)過(guò)同步處理之后都在同一時(shí)鐘控制下輸出，達(dá)到了同步的效果。

圖10 同步控制波形圖

3.3.4 浮點(diǎn)數(shù)轉(zhuǎn)定點(diǎn)數(shù)模塊

DA模塊轉(zhuǎn)換芯片的數(shù)據(jù)格式為14位雙通道，為了匹配其輸入格式，本系統(tǒng)將32位單精度浮點(diǎn)數(shù)轉(zhuǎn)換為14位定點(diǎn)數(shù)，仿真波形如圖11、圖12、圖13所示(截取部分?jǐn)?shù)據(jù))。DA模塊將輸入的數(shù)字混沌序列模擬輸出到示波器，便于觀察相圖。

圖11 3渦卷定點(diǎn)數(shù)

圖12 5渦卷定點(diǎn)數(shù)

圖14 5渦卷RTL視圖

圖13 7渦卷定點(diǎn)數(shù)

3.3.5 綜合優(yōu)化

以提高設(shè)計(jì)速度為目的，經(jīng)過(guò)不斷對(duì)代碼優(yōu)化，編寫(xiě)時(shí)序文件，使用集成環(huán)境Vivado對(duì)本工程編譯綜合，布局布線(xiàn)后導(dǎo)出了其硬件資源占用表，如表1所示，可以看出占用系統(tǒng)資源完全在可以容納的范圍之內(nèi)。同時(shí)得到RTL視圖，由于本系統(tǒng)任何渦卷的RTL視圖模式都一樣，選取5渦卷混沌系統(tǒng)為例，如圖14所示。

表1 系統(tǒng)資源占用表

3.4 系統(tǒng)板級(jí)驗(yàn)證實(shí)現(xiàn)

經(jīng)過(guò)DA轉(zhuǎn)換模塊后，只能輸出兩路序列信號(hào)。因系統(tǒng)產(chǎn)生的是三維序列，所以調(diào)整頂層模塊每次只輸出二維x-y序列，x-z序列和y-z序列。最后調(diào)節(jié)示波器電壓范圍，成功得到了3渦卷、5渦卷、7渦卷的x-y相圖、x-z相圖、y-z相圖。如圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23所示。

圖15 3渦卷x-y相圖

圖16 3渦卷x-z相圖

圖17 3渦卷y-z相圖

圖18 5渦卷x-y相圖

圖19 5渦卷x-z相圖

圖20 5渦卷y-z相圖

圖21 7渦卷x-y相圖

圖22 7渦卷x-z相圖

圖23 7渦卷y-z相圖

4 結(jié)束語(yǔ)

目前，信息泄露和截獲事件普遍存在，尤其是軍用保密通信領(lǐng)域，這極可能?chē)?yán)重影響到國(guó)家的安全。傳統(tǒng)單渦卷、多渦卷混沌系統(tǒng)性態(tài)簡(jiǎn)單，易于被破譯和截獲。針對(duì)此問(wèn)題提出了一種基于符號(hào)函數(shù)的無(wú)限延長(zhǎng)的奇數(shù)多渦卷混沌系統(tǒng)族。其主要優(yōu)點(diǎn)為：1)不同于簡(jiǎn)單的單渦卷和雙渦卷混沌系統(tǒng)，其可以根據(jù)實(shí)際場(chǎng)景的需求選擇合適的渦卷個(gè)數(shù)；2)多渦卷的空間性態(tài)不可預(yù)測(cè)，大大增強(qiáng)了系統(tǒng)的安全性。

本文采用理論仿真和硬件實(shí)現(xiàn)的方法進(jìn)行研究，首先使用MATLAB從理論仿真入手，通過(guò)對(duì)其動(dòng)力學(xué)特性進(jìn)性分析得到，其具有復(fù)雜的非線(xiàn)性動(dòng)力學(xué)特定和豐富的相空間結(jié)構(gòu)，完全相同的李雅普諾夫指數(shù)譜保障了系統(tǒng)結(jié)構(gòu)穩(wěn)定。然后為了進(jìn)一步使該系統(tǒng)能在工程上得到實(shí)際應(yīng)用，結(jié)合現(xiàn)代高精度數(shù)字信號(hào)處理器件FPGA對(duì)其進(jìn)行了硬件實(shí)現(xiàn)。使用Verilog HDL語(yǔ)言，以自底向上的數(shù)字化模式進(jìn)行RTL設(shè)計(jì)，以仿真作為輔助，在ZYNQ7000平臺(tái)成功實(shí)現(xiàn)了3渦卷、5渦卷、7渦卷混沌系統(tǒng)，利用示波器得到了其吸引子相圖。結(jié)合硬件實(shí)驗(yàn)結(jié)果看出本文仍存在一些值得改進(jìn)的地方：1) 因?yàn)閿?shù)字實(shí)現(xiàn)是離散的點(diǎn)數(shù)，所以硬件實(shí)驗(yàn)結(jié)果較仿真結(jié)果相似度沒(méi)有達(dá)到100%，在以后的工作中可以選取精度更高的數(shù)字化離散方法，更好的逼近系統(tǒng)的混沌特性；2)從時(shí)序約束，資源利用率方向進(jìn)一步優(yōu)化RTL代碼，提高運(yùn)算速率；3)基于工程實(shí)際，按照此方法繼續(xù)實(shí)現(xiàn)更多渦卷混沌系統(tǒng)，如9渦卷、11渦卷、13渦卷等等。