基于防錯(cuò)鎖控制結(jié)構(gòu)的延遲鎖相環(huán)設(shè)計(jì)

田 震 唐 路, 2

(1.東南大學(xué) 微電子學(xué)院， 南京 210096)(2.東南大學(xué) 信息科學(xué)與工程學(xué)院， 南京 210096)

延遲鎖相環(huán)DLL(Delay Locked Loop)技術(shù)的產(chǎn)生能有效地解決傳輸過程中出現(xiàn)的時(shí)鐘延遲和偏移問題，已廣泛用于時(shí)鐘發(fā)生器、時(shí)鐘數(shù)據(jù)恢復(fù)電路、高速存儲(chǔ)接口等各類電路中[1-2]。由于其具有受溫度和電源電壓等非理想因素的影響小、單極點(diǎn)系統(tǒng)無條件穩(wěn)定等優(yōu)點(diǎn)[3]，可以提供穩(wěn)定的時(shí)鐘信號，成為高精度電路時(shí)鐘源的首選電路。

然而在工程實(shí)踐中，延遲鎖相環(huán)常常出現(xiàn)鎖定和諧波鎖定等異常鎖定狀態(tài)，導(dǎo)致整體環(huán)路工作異常。國內(nèi)延遲鎖相環(huán)的相關(guān)教材中，并未對該現(xiàn)象給出合理的解決方案，造成課程教學(xué)與實(shí)際電路設(shè)計(jì)之間存在較大的差距。針對該現(xiàn)象，文獻(xiàn)[4]提出了一個(gè)解決該問題的方法，但是不適用于產(chǎn)生多路時(shí)鐘輸出的應(yīng)用場景。文獻(xiàn)[5]提出了另一種內(nèi)嵌輔助鎖相環(huán)的DLL結(jié)構(gòu)，該結(jié)構(gòu)雖然可以避免死鎖定和諧波鎖定，但電路的功耗和面積相比普通的DLL結(jié)構(gòu)大了將近一倍。文獻(xiàn)[6]提出了用數(shù)字算法輔助校準(zhǔn)，但電路實(shí)現(xiàn)復(fù)雜，僅適用于全數(shù)字延遲鎖相環(huán)。

據(jù)此，結(jié)合實(shí)踐設(shè)計(jì)了一種基于防錯(cuò)鎖控制結(jié)構(gòu)的延遲鎖相環(huán)，使用該結(jié)構(gòu)的延遲鎖相環(huán)有效地解決了死鎖定或諧波鎖定等問題，電路結(jié)構(gòu)簡單、功耗低且適用于多路時(shí)鐘輸出。這種結(jié)構(gòu)的延遲鎖相環(huán)的設(shè)計(jì)過程有助于學(xué)生理解并解決死鎖定和諧波鎖定問題，且加深了對延時(shí)鎖相環(huán)精度和速度的理解。

第一和第二部分分析了DLL工作原理和具體設(shè)計(jì)細(xì)節(jié)，第三部分展示了電路版圖和后仿真結(jié)果。最后，第四部分進(jìn)行總結(jié)。

1 原理分析

1.1 整體結(jié)構(gòu)

基于防錯(cuò)鎖控制結(jié)構(gòu)，已設(shè)計(jì)并實(shí)現(xiàn)了100路時(shí)鐘輸出的延遲鎖相環(huán)電路。該電路在理想20 MHz的時(shí)鐘驅(qū)動(dòng)下,能在2 μs內(nèi)準(zhǔn)確鎖定。輸出時(shí)鐘相位延遲均值為496 ps，確定性抖動(dòng)為3.82ps，自身隨機(jī)性抖動(dòng)為2 ps，可滿足開關(guān)電容運(yùn)放、模數(shù)轉(zhuǎn)換器等電路多時(shí)序且高精度的需求。

如圖1所示，DLL主要由鑒相器PD(Phase Detector)、電荷泵CP(Charge Pump)、環(huán)路濾波器LPF(Loop-Phase Filter)、快速鎖定鑒相器QPD(Q-uick Phase Detector)和壓控延時(shí)鏈VCDL(Voltage-Controlled Delay Line)五部分組成，為了適應(yīng)不同頻率，在DLL電路中可以加入四分頻模塊(Divider)用于調(diào)節(jié)輸入時(shí)鐘頻率。

圖1 DLL電路結(jié)構(gòu)框圖

當(dāng)外部時(shí)鐘輸入DLL時(shí)，從VCDL模塊中間抽頭產(chǎn)生多路相位延時(shí)的時(shí)鐘。輸出反饋時(shí)鐘信號(CLK_FB)和與輸入?yún)⒖夹盘?CLK_REF)相比，相位延遲2π。

1.2 防錯(cuò)鎖控制結(jié)構(gòu)

對于一個(gè)剛啟動(dòng)的DLL電路而言， CLK_FB相對于CLK_REF延遲相位是不確定的。如圖2所示，這種不確定性會(huì)造成DLL鎖錯(cuò)時(shí)鐘邊沿，最終導(dǎo)致DLL出現(xiàn)死鎖或諧波鎖定。

(a)DLL正確鎖定

(b)DLL死鎖定

(c)DLL諧波鎖定圖2 DLL鎖定狀態(tài)分析

如圖1所示，為了避免死鎖或諧波鎖定等異常狀態(tài)的出現(xiàn)，本文設(shè)計(jì)了一種防錯(cuò)鎖控制結(jié)構(gòu)，主要由QPD和PD兩部分組成。其中QPD輸入信號CLK1……CLKn是VCDL抽頭產(chǎn)生的分時(shí)鐘。

以延時(shí)過小出現(xiàn)死鎖定為例，詳細(xì)分析整體環(huán)路工作過程，如圖3所示。當(dāng)QPD檢測到延時(shí)過小，使得CLK_FB第一個(gè)上升沿進(jìn)入A區(qū)間(QPD有效，PD無效)之后， UP_CAC信號變?yōu)楦唠娖剑瑫r(shí)PD_EN關(guān)閉，UP_PD和DOWN_PD無效。此時(shí)QPD控制電荷泵并對LPF充電，增大延時(shí)，如圖3(a)所示。當(dāng)延時(shí)增大到一定程度時(shí)，CLK_FB第一個(gè)上升沿進(jìn)入B區(qū)間(QPD無效，PD有效)，檢測到該狀態(tài)之后，UP_CAC和DOWN_CAC無效，同時(shí)PD_EN變?yōu)楦唠娖剑蜷_PD工作開關(guān)，進(jìn)行相位細(xì)調(diào)，PD控制電荷泵對LPF充電，繼續(xù)增大延時(shí)，如圖3(b)所示。PD不會(huì)一直對LPF充放電，只有檢測到CLK_REF上升沿UP_PD信號才會(huì)出現(xiàn)窄脈沖信號，實(shí)現(xiàn)細(xì)調(diào)的目的，同時(shí)也消除了電荷泵的鑒相死區(qū)，若干個(gè)周期后，環(huán)路鎖定，如圖3(c)所示。

(a)A區(qū)間，QPD工作，PD關(guān)閉

(b)B區(qū)間，QPD關(guān)閉，PD工作

(c)DLL最終鎖定波形圖圖3 DLL鎖定過程關(guān)鍵節(jié)點(diǎn)波形圖

2 關(guān)鍵子電路設(shè)計(jì)

2.1 快速鎖定鑒相器的設(shè)計(jì)

防錯(cuò)鎖結(jié)構(gòu)主要由鑒相器和快速鎖定鑒相器組成。如圖4所示，快速鎖定鑒相器電路由三個(gè)D觸發(fā)器和相關(guān)邏輯門組成，其中CLK_REF作為三個(gè)D觸發(fā)器的時(shí)鐘信號，三個(gè)D觸發(fā)器的數(shù)據(jù)端分別是VCDL產(chǎn)生的分時(shí)鐘信號或其組合，根據(jù)它們的相位關(guān)系，來判斷VCDL的相位延時(shí)是否滿足鎖定條件。如不滿足，輸出相關(guān)的調(diào)制信號DOWN_CAC、UP_CAC、PD_EN，調(diào)節(jié)延時(shí)。

圖4 快速鎖定鑒相器原理圖

最終仿真結(jié)果顯示快速鎖定鑒相器的鑒相范圍為(0, 1.18π) ∪(2.19π, 6.4π)。

2.2 新型鑒相器的設(shè)計(jì)

DLL須在相位差為2π左右進(jìn)行充放電，在此相位差附近經(jīng)典PFD結(jié)構(gòu)鑒相范圍不滿足DLL的設(shè)計(jì)要求，如圖5(a)所示，設(shè)計(jì)了一種新型PD結(jié)構(gòu)。

(a) 新型鑒相器原理圖

(b) 新型鑒相器鑒相范圍圖5 新型鑒相器原理圖

PD由6個(gè)反相器、四個(gè)D觸發(fā)器、兩個(gè)與門組成。與門的作用在于使得QPD電路工作時(shí)PD不進(jìn)行工作，當(dāng)粗調(diào)完成后PD_EN置1，PD開始工作。PD能比較相位差，同時(shí)能將相位差轉(zhuǎn)換成脈寬可調(diào)的脈沖信號，并用脈寬表示相位差的大小，輸出的脈沖信號轉(zhuǎn)化為環(huán)路濾波器上的充放電電流。在鑒相器設(shè)計(jì)過程中要重點(diǎn)關(guān)注鑒相范圍和鑒相精度兩個(gè)設(shè)計(jì)指標(biāo)。首先要保證鑒相無死區(qū)，在滿足這個(gè)條件的前提下盡可能的提高鑒相范圍。如圖5(a)所示，由電路仿真可以得到本文PD的鑒相范圍。

QPD的鑒相范圍為(0, 1.18 π) ∪(2.19 π,6.4 π)，所以鑒相器的鑒相范圍只需要(π, 3 π)即可，實(shí)際仿真結(jié)果，PD的鑒相范圍為(0.967 π，2.945 π)，可以保證兩者結(jié)合使用無鑒相死區(qū)，符合設(shè)計(jì)要求。

3 電路后仿真結(jié)果

基于0.18 μm CMOS工藝完成本次電路設(shè)計(jì)、版圖設(shè)計(jì)以及后仿真。如圖6所示，100路時(shí)鐘輸出的DLL版圖總面積為415 μm*460 μm。在常溫27 ℃、1.8 V電源電壓、tt工藝角下，當(dāng)輸入信號周期為20 MHz時(shí)，關(guān)鍵節(jié)點(diǎn)的波形圖如圖7所示，鎖定過程基本和理論分析一致。

圖6 100路時(shí)鐘輸出的DLL版圖，總面積為415 μm*460 μm

(a)鎖定過程中，A區(qū)間，QPD工作，PD關(guān)閉

(b)鎖定過程中，B區(qū)間，QPD關(guān)閉，PD工作

(c)最終鎖定各個(gè)關(guān)鍵節(jié)點(diǎn)波形圖7 基于0.18 μm CMOS工藝27℃、1.8 V電源電壓、tt工藝角下后仿真DLL鎖定波形圖

如圖7(c)所示，在2 μs內(nèi)延遲鎖相環(huán)能準(zhǔn)確鎖定，鎖定之后CLK_FB比CLK_REF延遲一個(gè)周期。

在理想20 MHz的時(shí)鐘驅(qū)動(dòng)下，各相時(shí)鐘輸出分布均勻，相鄰兩路相位間距均值為496 ps，最大時(shí)鐘偏差為20 ps。如圖8(a)眼圖結(jié)果所示，DLL確定性抖動(dòng)為3.82 ps；如圖8(b)所示，根據(jù)DLL整體環(huán)路的相位噪聲擬合結(jié)果在Matlab中計(jì)算得到DLL隨機(jī)性抖動(dòng)約為2 ps。上述結(jié)果表明：設(shè)計(jì)的DLL電路滿足低抖動(dòng)且快速準(zhǔn)確鎖定要求。

(a) DLL眼圖仿真結(jié)果

(b) DLL相位噪聲擬合結(jié)果圖圖8 基于0.18 μm CMOS工藝27 ℃、1.8 V電源電壓、tt工藝角下后仿真DLL結(jié)果圖

4 結(jié)語

提出了一種防錯(cuò)鎖控制結(jié)構(gòu)，有效地解決了延遲鎖相環(huán)中出現(xiàn)的死鎖定或諧波鎖定等問題。實(shí)際仿真驗(yàn)證之后，采用該結(jié)構(gòu)和控制方式的延遲鎖相環(huán)能同時(shí)兼顧鎖定速度和鎖定精度，可以為高精度電路提供穩(wěn)定、準(zhǔn)確、多相位低抖動(dòng)的時(shí)鐘源。并有助于學(xué)生了解防錯(cuò)鎖在DLL實(shí)際電路中的實(shí)現(xiàn)方法和意義，增強(qiáng)學(xué)生學(xué)習(xí)延遲鎖相環(huán)相關(guān)知識的系統(tǒng)性。對于改進(jìn)微電子集成電路教學(xué)方式和指導(dǎo)實(shí)踐具有一定的意義。