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    一種功能可配置的可逆觸發(fā)器設(shè)計(jì)

    2022-07-02 06:21:50王倫耀儲(chǔ)著飛夏銀水
    電子學(xué)報(bào) 2022年6期
    關(guān)鍵詞:預(yù)置觸發(fā)器電平

    吳 鈺,王倫耀,儲(chǔ)著飛,夏銀水

    (寧波大學(xué)信息科學(xué)與工程學(xué)院,浙江寧波 315211)

    1 引言

    能耗問題目前已成為制約集成電路發(fā)展的一個(gè)重要因素.Landauer 指出,能耗來源于現(xiàn)有邏輯電路的不可逆操作,降低電路功耗的關(guān)鍵是將不可逆操作改造為可逆操作[1]. 因此,可逆邏輯設(shè)計(jì)成為低功耗設(shè)計(jì)的一種途徑;同時(shí),可逆邏輯在量子技術(shù)、低功耗設(shè)計(jì)、信息安全等其他科學(xué)領(lǐng)域有著重要的作用[2~5].

    可逆邏輯電路包括可逆組合邏輯電路和可逆時(shí)序邏輯電路,并可以由具有不同邏輯功能的基本可逆邏輯門連接構(gòu)成[6~8]. 可逆觸發(fā)器是構(gòu)成可逆時(shí)序電路的基本單元,目前在可逆觸發(fā)器設(shè)計(jì)中主要采取2 種方法. 第一種是結(jié)構(gòu)替代方法. 該方法在非可逆觸發(fā)器電路基礎(chǔ)上,用可逆邏輯門替代構(gòu)成非可逆觸發(fā)器中的邏輯門,進(jìn)而得到可逆觸發(fā)器[9,10]. 用替代的方法實(shí)現(xiàn)可逆觸發(fā)器設(shè)計(jì)簡單易行,但得到的電路往往結(jié)構(gòu)復(fù)雜,量子代價(jià)(Quantum Cost,QC)[11]高. 另一種是根據(jù)觸發(fā)器工作原理,先提出可逆Latch,進(jìn)而提出可逆電平觸發(fā)器和邊沿觸發(fā)器[12~14].

    本文主要討論可逆邊沿觸發(fā)器設(shè)計(jì). 不同于文獻(xiàn)[9,10,12~14]的設(shè)計(jì)方法,本文在分析D,T 和JK 觸發(fā)器次態(tài)方程的基礎(chǔ)上,提出了上述3種觸發(fā)器次態(tài)方程的統(tǒng)一表達(dá)式,并在可逆Latch 的基礎(chǔ)上,分別提出了邏輯功能可配置的可逆電平觸發(fā)器和可逆邊沿觸發(fā)器電路. 本文通過設(shè)置特定輸入,使得提出的電路結(jié)構(gòu)分別具有可逆D,T和JK觸發(fā)器功能;同時(shí),在提出的單邊沿邏輯功能可配置的可逆觸發(fā)器基礎(chǔ)上提出了邏輯功能可配置的雙邊沿觸發(fā)器設(shè)計(jì). 另外,不同于已有可逆觸發(fā)器,本文邏輯功能可配置的可逆觸發(fā)器具有異步置數(shù)功能,有利于實(shí)現(xiàn)可逆時(shí)序電路初始化.

    2 基本可逆邏輯門

    可逆邏輯電路由基本可逆邏輯門組成,構(gòu)成本文可逆觸發(fā)器電路的可逆邏輯門為Feynman 門、Fred?kin門[15].

    圖1 為Feynman 門(也稱FG 門)的電路符號(hào)和邏輯功能.x為控制位輸入,y為目標(biāo)位輸入,y′為目標(biāo)位輸出,且存在

    圖1 Feynamn門

    式(1)中,符號(hào)“⊕”表示邏輯“異或”運(yùn)算. 通過預(yù)置x,y的值,使得y′可以等于xˉ,yˉ,x或y. 另外,當(dāng)y=0 時(shí),y′=0⊕x=x,即目標(biāo)位輸出等于控制位輸入,本文把這種情況稱為對(duì)控制位的復(fù)制.

    圖2 為Fredkin 門(也稱F 門)的電路符號(hào)和邏輯功能.x為控制位輸入,y和z為2個(gè)目標(biāo)位輸入. 它們對(duì)應(yīng)的輸出為

    圖2 Fredkin門

    由式(2)可得,當(dāng)x=1 時(shí),y′=z,z′=y,即F 門的輸出為輸入的交換,y被分配到輸出端z′;當(dāng)x=0 時(shí),y′=y,z′=z,F(xiàn) 門的輸出為對(duì)應(yīng)的輸入,y被分配到輸出端y′.因此,F(xiàn) 門具有數(shù)據(jù)分配功能. 另外,也可以通過預(yù)置y和z的值,實(shí)現(xiàn)輸出為控制位x的取反.

    3 可逆電平觸發(fā)器設(shè)計(jì)

    3.1 具有存儲(chǔ)功能的可逆電路

    Latch 是構(gòu)成觸發(fā)器電路的基本結(jié)構(gòu). 圖3 為用F門和FG 門構(gòu)成的可逆Latch 結(jié)構(gòu). 控制信號(hào)為C,Q_n和Q1為F門的輸入,Q和g為F門的輸出,其中g(shù)為垃圾位輸出. FG 門的控制信號(hào)為Q,目標(biāo)位輸入為0,目標(biāo)位輸出為Q1.

    圖3 可逆Latch電路結(jié)構(gòu)

    由式(1)和式(2)可得,輸出Q可以用式(3)來描述,即

    當(dāng)C=0時(shí),式(3)蛻化為恒等式Q=Q,即實(shí)現(xiàn)數(shù)據(jù)鎖存. 而從圖3 可得,當(dāng)C=0 時(shí),F(xiàn)G 門處于復(fù)制狀態(tài),輸出Q被復(fù)制到F 門的其中一個(gè)輸入端,F(xiàn) 門處于非交換狀態(tài),即Q=Q. 當(dāng)C=1 時(shí),式(3)變成Q=Q_n,實(shí)現(xiàn)輸出數(shù)據(jù)的更新.

    3.2 可逆電平觸發(fā)器設(shè)計(jì)

    電平觸發(fā)器的特點(diǎn)是在控制信號(hào)高電平(或低電平)時(shí)處于信號(hào)接收狀態(tài),而在控制信號(hào)低電平(或高電平)時(shí)實(shí)現(xiàn)對(duì)已接收信號(hào)的鎖存. 現(xiàn)假設(shè)控制信號(hào)為C,C也是時(shí)鐘信號(hào),Q+為可逆電平觸發(fā)器的次態(tài),Q為現(xiàn)態(tài),則低電平鎖存的可逆電平觸發(fā)器的次態(tài)方程可以用式(4)來表示,即

    式(4)中Q_n為次態(tài)值.Q_n由可逆觸發(fā)器的現(xiàn)態(tài)和輸入決定. 不同的Q_n表達(dá)式對(duì)應(yīng)不同的觸發(fā)器. 比較式(4)和式(3)可得,二者具有相同的表示形式,因此電平觸發(fā)器可以在圖3 電路基礎(chǔ)上加上實(shí)現(xiàn)Q_n的電路就可得到具有不同邏輯功能的電平觸發(fā)器.

    D觸發(fā)器的Q_n可以表示為

    T觸發(fā)器的Q_n可以表示為

    JK觸發(fā)器的Q_n可以表示為

    式(5)~(7)具有共同的表達(dá)式形式,可以進(jìn)一步表示成式(8)的形式:

    式(8)中I1和I2為2 個(gè)輸入變量,s為變量極性控制信號(hào). 當(dāng)I1=I2=D,且s=0 時(shí),式(8)變成式(5),實(shí)現(xiàn)D觸發(fā)器功能;同理,當(dāng)I1=I2=T,且s=1 時(shí),式(8)變成式(6),實(shí)現(xiàn)T 觸發(fā)器功能;當(dāng)I1=J,I2=K,且s=1時(shí),式(8)變成式(7),實(shí)現(xiàn)JK觸發(fā)器功能.

    將式(8)代入式(4),得到可逆電平觸發(fā)器邏輯功能的描述,即

    由上述分析可知,通過設(shè)定I1,I2和s的取值可以使圖4電路實(shí)現(xiàn)D,T和JK觸發(fā)器功能,因此稱圖4電路為功能可配置的可逆電平觸發(fā)器.

    圖4 功能可配置的可逆電平觸發(fā)器

    表1中給出了在不同現(xiàn)態(tài)和輸入時(shí),圖4中Q_n的取值. 表1中標(biāo)有“X”的地方表示在對(duì)應(yīng)的輸入和現(xiàn)態(tài)下,Q_n處于不穩(wěn)定狀態(tài). 以表1 中Q=0,I1I2=11,s=1 為例,此時(shí)圖4觸發(fā)器輸出將處于一直翻轉(zhuǎn)的不穩(wěn)定狀態(tài).為使圖4電路具有穩(wěn)定的輸出,需要對(duì)其輸入進(jìn)行約束.

    表1 C=1時(shí)圖4電路Q_n取值情況

    考慮到s=0 時(shí),對(duì)應(yīng)的是D 觸發(fā)器功能,且要求I1=I2=D,因此表1 中帶有“*”的X 對(duì)應(yīng)的輸入組合是不可能出現(xiàn)的,可以不用考慮. 因此圖4 電路的輸入必須滿足

    4 可逆邊沿觸發(fā)器設(shè)計(jì)

    在非可逆觸發(fā)器設(shè)計(jì)中,觸發(fā)器的觸發(fā)方式是由電路的結(jié)構(gòu)形式?jīng)Q定的,那些采用2個(gè)電平D 觸發(fā)器結(jié)構(gòu)組成的觸發(fā)器,無論其邏輯功能如何,一定是邊沿觸發(fā)的. 非可逆邊沿觸發(fā)器的設(shè)計(jì)思想同樣也可以用于可逆邊沿觸發(fā)器設(shè)計(jì).

    圖5 為提出的功能可配置可逆邊沿觸發(fā)器電路.其電路結(jié)構(gòu)是在圖4電路基礎(chǔ)上,通過插入由F3和FG3構(gòu)成的Latch,實(shí)現(xiàn)邊沿觸發(fā). 圖5 中包含了2 個(gè)Latch.一個(gè)由F2和FG2構(gòu)成,簡稱為L1;另一個(gè)由F3和FG3構(gòu)成,簡稱為L2.

    圖5 功能可配置的可逆邊沿觸發(fā)器

    當(dāng)C=1時(shí),L1處于鎖存狀態(tài),并將鎖存的數(shù)據(jù)從Q端輸出,同時(shí)L2處于接收數(shù)據(jù)狀態(tài),接收的數(shù)據(jù)為Q_n. 當(dāng)C由1 變到0 即時(shí)鐘下降沿時(shí),L2處于鎖存狀態(tài),鎖存的數(shù)據(jù)就是時(shí)鐘下降沿時(shí)Q_n的值,同時(shí)L1處于接收數(shù)據(jù)狀態(tài),L1接受的數(shù)據(jù)來自L2鎖存的數(shù)據(jù),并從Q端輸出. 因此,圖5電路具有下降沿觸發(fā)的特性.

    圖5 可通過配置s,I1和I2的值,使得Q_n的表達(dá)式與D,T 和JK 觸發(fā)器的邏輯功能描述一致,進(jìn)而實(shí)現(xiàn)邊沿D,T和JK觸發(fā)器的功能.

    在時(shí)序電路設(shè)計(jì)中一般要求電路具有異步狀態(tài)預(yù)置功能,以實(shí)現(xiàn)時(shí)序電路初始化的目的,這就要求觸發(fā)器具有異步置“1”或置“0”的功能.

    圖6 為本文提出的具有異步置“1”或置“0”功能的可逆邊沿觸發(fā)器電路. 圖6電路結(jié)構(gòu)是在圖5電路基礎(chǔ)上,增加了異步置數(shù)信號(hào)M和預(yù)置數(shù)A輸入端,同時(shí)也增加了可逆門F0和F4.

    圖6 具有異步置數(shù)功能的可配置可逆邊沿觸發(fā)器

    圖6 電路中,當(dāng)M=0 時(shí),F(xiàn)0,F(xiàn)4處于非交換狀態(tài),因此F2,F(xiàn)3的控制位為C,同時(shí)預(yù)置數(shù)A從g4輸出,對(duì)后面電路沒有影響. 因此在M=0時(shí),圖6電路與圖5電路的邏輯功能是等效的.

    當(dāng)M=1 時(shí),F(xiàn)0,F(xiàn)4處于交換狀態(tài),因此,無論C為何值,F(xiàn)2,F(xiàn)3因控制位信號(hào)始終為邏輯“0”,處于非交換狀態(tài),從而使得預(yù)置數(shù)A可以直接輸出到Q端. 同時(shí),當(dāng)M=1 時(shí),由F3和FG3構(gòu)成的Latch 處于鎖存狀態(tài),鎖存的數(shù)據(jù)為預(yù)置數(shù)A;而由F2和FG2構(gòu)成的Latch 處于接受數(shù)據(jù)狀態(tài),接受的數(shù)據(jù)為預(yù)置數(shù)A. 因此,在M=1時(shí),不管信號(hào)C,s,I1和I2如何變化,輸出Q均等于預(yù)置數(shù)A.

    當(dāng)M從1 變成0 時(shí),若C=1,則由F2和FG2構(gòu)成的Latch 處于鎖存狀態(tài),鎖存的數(shù)據(jù)為預(yù)置數(shù)A,輸出Q為A;若C=0,F(xiàn)3和FG3構(gòu)成的Latch 處于鎖存狀態(tài),鎖存的數(shù)據(jù)為預(yù)置數(shù)A,而由F2和FG2構(gòu)成的Latch 處于接受數(shù)據(jù)狀態(tài),接受的數(shù)據(jù)為鎖存在F3和FG3構(gòu)成的Latch的預(yù)置數(shù)A,輸出Q也為A. 即在M失效后,觸發(fā)時(shí)鐘有效沿到來之前,輸出端保持預(yù)置數(shù)A不變. 由此可得,在圖6電路中,不論C為何值,當(dāng)M為高電平時(shí)可以實(shí)現(xiàn)異步置數(shù),預(yù)置數(shù)為A.

    5 可逆雙邊沿觸發(fā)器設(shè)計(jì)

    在非可逆雙邊沿觸發(fā)器電路設(shè)計(jì)中,存在2 個(gè)Latch 總是交替處于鎖存和接受數(shù)據(jù)狀態(tài),而數(shù)據(jù)選擇器總是選擇處于鎖存狀態(tài)的數(shù)據(jù)加以輸出,從而實(shí)現(xiàn)雙邊沿觸發(fā)器的功能. 非可逆雙邊沿觸發(fā)器的設(shè)計(jì)思想同樣也可以用于可逆雙邊沿觸發(fā)器的設(shè)計(jì).

    圖7 為提出的功能可配置的可逆雙邊沿觸發(fā)器電路. 其電路結(jié)構(gòu)是在圖5 電路基礎(chǔ)上,增加了一個(gè)與L2并行的L3,同時(shí)為了實(shí)現(xiàn)在不同時(shí)鐘電平下將Q_n分配到L2和L3中,又增加了F5. 在圖7 中,當(dāng)C=0 時(shí),L3處于接收數(shù)據(jù)狀態(tài),接收的數(shù)據(jù)為Q_n,L2處于鎖存狀態(tài),鎖存的數(shù)據(jù)就是時(shí)鐘下降沿時(shí)Q_n的值,并從Q端輸出;當(dāng)C=1 時(shí),L2處于接收數(shù)據(jù)狀態(tài),接收的數(shù)據(jù)為Q_n,L3處于鎖存狀態(tài),鎖存的數(shù)據(jù)就是時(shí)鐘上升沿時(shí)Q_n的值,并從Q端輸出. 因此,圖7電路具有雙邊沿觸發(fā)的特性. 圖7 可通過配置s,I1和I2的值,使得Q_n的表達(dá)式與D,T 和JK 觸發(fā)器的邏輯功能描述一致,進(jìn)而實(shí)現(xiàn)雙邊沿D,T和JK觸發(fā)器的功能.

    圖8 電路是在圖7 電路基礎(chǔ)上,提出的具有異步置數(shù)功能的雙邊沿觸發(fā)器電路.

    圖8 電路中,當(dāng)M=0 時(shí),F(xiàn)0,F(xiàn)6處于非交換狀態(tài),F(xiàn)2,F(xiàn)3和F4的控制位等于C,且預(yù)置數(shù)A從g5輸出,對(duì)后面電路功能沒有影響. 因此在M=0 時(shí),圖8 電路與圖7電路等效.

    圖7 功能可配置的可逆雙邊沿觸發(fā)器

    圖8 具有異步置數(shù)功能的可逆雙邊沿觸發(fā)器

    當(dāng)M=1 時(shí),F(xiàn)0,F(xiàn)6處于交換狀態(tài),且無論C為何值,F(xiàn)2,F(xiàn)3和F4的控制位信號(hào)始終為邏輯“1”,同時(shí),F(xiàn)4和FG4構(gòu)成的Latch 處于接受數(shù)據(jù)狀態(tài),接受的數(shù)據(jù)就是預(yù)置數(shù)A. 又因F2,F(xiàn)4和F6處于交換狀態(tài),預(yù)置數(shù)A可以直接輸出到Q端,實(shí)現(xiàn)異步置數(shù)功能. 另外,當(dāng)M=1 時(shí),F(xiàn)5的控制位的值為“0”,F(xiàn)3和FG3構(gòu)成的Latch 處于接受數(shù)據(jù)狀態(tài),接受的數(shù)據(jù)就是輸出端Q的值,即為預(yù)置數(shù)A.

    當(dāng)M從1 變成0 時(shí),無論時(shí)鐘信號(hào)處于什么電平,處于鎖存狀態(tài)的Latch 寄存的數(shù)據(jù)一定是A,因此觸發(fā)器的輸出值保持預(yù)置數(shù)A不變,直到時(shí)鐘觸發(fā)邊沿到來為止. 由此可得,在圖8 電路中,不論C為何值,當(dāng)M為高電平時(shí)可以實(shí)現(xiàn)異步置數(shù),預(yù)置數(shù)為A.

    6 可逆觸發(fā)器功能仿真結(jié)果

    為了驗(yàn)證提出的電路功能是否正確,本文用Ver?ilog HDL 語言對(duì)提出的可逆觸發(fā)器電路進(jìn)行了行為建模,并用Modelsim對(duì)電路邏輯功能進(jìn)行了仿真.

    圖9 是圖5 電路的仿真結(jié)果. 在0~t0時(shí)段,輸入s=0,I1=I2,模擬可逆D 觸發(fā)器功能,仿真結(jié)果顯示輸出Q符合D 觸發(fā)器的邏輯功能.t0時(shí)刻以后,輸入s=1,I1≠I2,模擬可逆JK 觸發(fā)器功能,其中I1=J,I2=K,仿真結(jié)果顯示電路輸出Q符合JK 觸發(fā)器的邏輯功能. 另外,從圖9 可知,只有C從1 變成0 時(shí),輸出才發(fā)生相應(yīng)變化,因此提出的觸發(fā)器為下降沿觸發(fā).

    圖9 可逆邊沿觸發(fā)器仿真結(jié)果

    圖10是圖6電路的仿真結(jié)果,模擬JK觸發(fā)器功能,輸入s=1,I1=J,I2=K. 從仿真結(jié)果看,在M=1 時(shí),雖然C和I2均發(fā)生了變化,但不影響預(yù)置數(shù)A的置入,使得輸出Q=A=0保持不變;在M=0后,信號(hào)C下降沿到來之前,雖然I2發(fā)生了變化,但輸出Q仍然保持不變,直到信號(hào)C下降沿到來后輸出Q才隨輸入的變化而變化,輸出Q符合邊沿JK觸發(fā)器行為,且具有異步置數(shù)功能.

    圖10 具有異步置數(shù)功能的可逆邊沿JK觸發(fā)器仿真結(jié)果

    圖11 是圖7 電路的仿真結(jié)果. 輸入s=0,I1=I2,模擬可逆雙邊沿D 觸發(fā)器. 從仿真結(jié)果看,在C=1 或C=0 時(shí),I1和I2的變化對(duì)輸出Q沒有影響. 輸出Q的變化發(fā)生在信號(hào)C的上升沿和下降沿,且Q符合D 觸發(fā)器行為.

    圖11 可逆雙邊沿D觸發(fā)器仿真結(jié)果

    圖12 是圖8 電路的仿真結(jié)果,輸入s=1,I1≠I2,模擬可逆雙邊沿JK 觸發(fā)器. 從仿真結(jié)果看,在M=1 期間,雖然C,I1和I2發(fā)生了變化,但不影響實(shí)現(xiàn)預(yù)置數(shù)A的置入,且在M=1期間,預(yù)置數(shù)A的變化直接輸出到Q端;在M=0 時(shí),雖然I2發(fā)生了變化,但輸出Q保持預(yù)置數(shù)值不變,直到時(shí)鐘觸發(fā)邊沿到來后,輸出Q才隨輸入的變化而變化,輸出Q符合異步置數(shù)雙邊沿JK 觸發(fā)器行為.

    圖12 具有異步置數(shù)功能的可逆雙邊沿JK觸發(fā)器仿真結(jié)果

    在可逆邏輯電路設(shè)計(jì)中,QC 常作為一個(gè)衡量可逆邏輯網(wǎng)絡(luò)的構(gòu)造成本指標(biāo). 可逆電路QC值等于構(gòu)成該電路各個(gè)可逆邏輯門的QC值之和. 本文提出的電路僅使用Feynman 門和Fredkin 門,它們的QC 值分別是1 和5. 以本文圖5 的單邊沿觸發(fā)器為例,該電路由3 個(gè)Fredkin 門和3 個(gè)Feynman 門構(gòu)成,因此,圖5 電路QC 值為3×5+3×1=18. 同理,圖7電路的QC 值為24. 在表2中給出了其他文獻(xiàn)提出的可逆D,T 和JK 邊沿觸發(fā)器的QC值. 其中T和JK邊沿觸發(fā)器是利用文獻(xiàn)[14]提出的設(shè)計(jì)方法和使用的可逆門設(shè)計(jì)的,其對(duì)應(yīng)的QC 值標(biāo)有“*”號(hào). 另外,由于已有文獻(xiàn)中的可逆觸發(fā)器均沒有異步置數(shù)功能,因此,表2 中觸發(fā)器電路均不含異步置數(shù)功能.

    表2 與其他文獻(xiàn)可逆觸發(fā)器的QC值比較

    從表2 可知,相比D 和T 觸發(fā)器,本文設(shè)計(jì)的QC 值更大. 但實(shí)現(xiàn)JK 觸發(fā)器時(shí),本文電路的QC 值略小. 如以平均QC 值來衡量,本文提出的觸發(fā)器與單一功能觸發(fā)器相比,QC 值略增加2~3;但在邏輯功能上,本文提出的觸發(fā)器要遠(yuǎn)比單一功能觸發(fā)器豐富.

    7 結(jié)語

    本文主要開展了下面3 方面的工作:(1)在分析D,T和JK觸發(fā)器次態(tài)方程基礎(chǔ)上,將上述3種觸發(fā)器的次態(tài)方程用一個(gè)新次態(tài)方程來描述,并通過適當(dāng)配置新的次態(tài)方程中變量的取值,使新次態(tài)方程轉(zhuǎn)化為D,T和JK觸發(fā)器的次態(tài)方程;(2)利用提出的新的觸發(fā)器次態(tài)方程,結(jié)合可逆Latch 提出功能可配置的可逆電平觸發(fā)器,并在可逆電平觸發(fā)基礎(chǔ)上提出了功能可配置的邊沿觸發(fā)器和雙邊沿觸發(fā)器;(3)提出了具有異步置數(shù)功能的可逆觸發(fā)器電路,方便可逆時(shí)序電路設(shè)計(jì)中的電路初始化.

    提出的各種可逆觸發(fā)器電路用Verilog HDL 進(jìn)行的行為級(jí)建模并仿真驗(yàn)證了提出的電路的邏輯功能可以配置且功能正確. 此外,相比于現(xiàn)有單一功能的可逆觸發(fā)器,文本提出的觸發(fā)器在增加有限QC 基礎(chǔ)上,用一種電路結(jié)構(gòu)實(shí)現(xiàn)了D,T 和JK 可逆觸發(fā)器功能,電路功能得到顯著擴(kuò)展.

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