基于FPGA的視頻監(jiān)測存儲系統(tǒng)設(shè)計(jì)

劉荷花，蔡江輝，王曉燕，劉三滿

(1.太原學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)系，山西太原 030032；2.太原科技大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院，山西太原 030024；3.山西警察學(xué)院網(wǎng)絡(luò)安全保衛(wèi)系，山西太原 030032)

0 引言

在工業(yè)領(lǐng)域中，數(shù)據(jù)采編存儲裝置是關(guān)鍵性設(shè)備之一。隨著測試數(shù)據(jù)需求量不斷增大，數(shù)據(jù)流速度越來越快，在高速度、高精度、高實(shí)時(shí)性、高可靠性的要求下，對數(shù)據(jù)采編存儲系統(tǒng)提出了新挑戰(zhàn)[1]。以往視頻記錄裝置設(shè)計(jì)是集成采集與存儲功能于一體，體積過大，便攜性不足，并且系統(tǒng)可靠性會因提高系統(tǒng)復(fù)雜性而降低，對于飛行器上需回收的存儲器來說不滿足使用條件，并且在采集與記錄進(jìn)行數(shù)據(jù)傳輸時(shí)，并行數(shù)據(jù)傳送速度低且傳送過程存在干擾等困難[2]，因此，本文設(shè)計(jì)了基于FPGA的視頻監(jiān)測存儲系統(tǒng)。

高速數(shù)據(jù)采集技術(shù)在車載記錄儀、航空航天等領(lǐng)域得到廣泛的應(yīng)用[3]。本系統(tǒng)主要在高速、高過載環(huán)境下，對視頻數(shù)據(jù)進(jìn)行采集與存儲，使視頻數(shù)據(jù)完整保存。采取多種方式獲得視頻數(shù)據(jù)，并對回收視頻數(shù)據(jù)進(jìn)行分析。

1 總體設(shè)計(jì)

本文根據(jù)設(shè)計(jì)需求對數(shù)據(jù)高速采集、高速存儲、高速串口傳輸?shù)燃夹g(shù)提出了新思路，介紹了各系統(tǒng)模塊關(guān)鍵技術(shù)，并對裝置性能進(jìn)行測試。主要由采編器與存儲器構(gòu)成視頻監(jiān)測存儲系統(tǒng)，采編器與外部輸入設(shè)備進(jìn)行視頻數(shù)據(jù)、時(shí)鐘頻率、命令控制等傳送，與地面設(shè)備進(jìn)行命令操縱、視頻下載等傳送，與存儲器進(jìn)行視頻輸入輸出。利用外部的4路輸入信號(S1、S2、S3、S4)決定I、Q模擬視頻信號進(jìn)行A/D轉(zhuǎn)換[4]，轉(zhuǎn)換后的數(shù)字量經(jīng)FPGA接收并編碼重組，利用高速LVDS接口,采編器與存儲器進(jìn)行數(shù)據(jù)、命令的傳遞，利用千兆以太網(wǎng)接口，采編器與地面設(shè)備進(jìn)行視頻流傳導(dǎo)，采用RS422接口進(jìn)行命令流的傳輸，其中命令流主要是控制數(shù)據(jù)記錄裝置中的Flash的操作(擦除、頁編程、讀取)，系統(tǒng)總體設(shè)計(jì)如圖1所示。

圖1 系統(tǒng)總體設(shè)計(jì)

2 硬件方案設(shè)計(jì)

本文主要研究高速采集、高速傳輸、高速存儲技術(shù)，重點(diǎn)介紹A/D采集技術(shù)、LVDS傳輸接口、千兆以太網(wǎng)接口、Flash儲存、實(shí)時(shí)監(jiān)測硬件部分設(shè)計(jì)。

2.1 高速A/D采集電路設(shè)計(jì)

為了保證系統(tǒng)高可靠性與高速率，高速模數(shù)轉(zhuǎn)換器選用AD9254芯片，AD9254芯片功耗低,僅為430 mW,需要為FPGA配備66 MHz的晶振，使用鎖相環(huán)2倍頻為132 MHz[5]，為整個(gè)FPGA提供全局時(shí)鐘，需要采集的I、Q視頻信號峰值頻率為40 MHz，I、Q視頻信號重復(fù)的頻率為15 kHz，據(jù)此折算出周期為66 μs[6]。根據(jù)系統(tǒng)的設(shè)計(jì)指標(biāo)，在1個(gè)周期內(nèi)，前1/2周期采集驅(qū)動，后1/2周期采集截止，1個(gè)周期內(nèi)視頻實(shí)際的采集量為132 MHz×30 μs×10 bit=39 600 bit；推算出有效的采集速度為75 MB/s。視頻輸入接口電路如圖2所示。

圖2 視頻信號輸入接口電路圖

2.2 高速數(shù)據(jù)時(shí)鐘信號輸入接口電路設(shè)計(jì)

為防止高頻信號產(chǎn)生干擾，輸入變壓器選用射頻變壓器T1-6T-KK81，對132 MHz高頻時(shí)鐘信號起到隔離作用，實(shí)用頻率范疇為0.015～300 MHz[7]，產(chǎn)生0.25 W輸入功耗，對于高速前端器件來說較理想，時(shí)鐘輸入接口電路如圖3所示。

圖3 時(shí)鐘輸入接口電路圖

2.3 高速A/D采集時(shí)序關(guān)系

在S1～S4采集的時(shí)序協(xié)作下實(shí)行視頻的接收、分組和編碼操作。在設(shè)計(jì)幀結(jié)構(gòu)時(shí)，編碼時(shí)序到數(shù)據(jù)中，與采編的數(shù)據(jù)一起記錄到Flash中。在進(jìn)行數(shù)據(jù)采集時(shí)，有3段時(shí)序需編入幀結(jié)構(gòu)[8]：

(1)1個(gè)周期內(nèi)，當(dāng)拉高S1信號，在每個(gè)S1的posedge對比于S3的posedge記錄Absolute時(shí)間，設(shè)置1 μs為精確度，即在每個(gè)1 μs時(shí)鐘計(jì)時(shí)器加1；

(2)1個(gè)周期內(nèi)，在每個(gè)S4的negedge對比于S3的posedge記錄Relative時(shí)間，設(shè)置1/132 M為精確度，在每個(gè)132 MHz時(shí)鐘計(jì)時(shí)器加1；

(1)前端AD采集視頻數(shù)據(jù)、MAC頭部、IP頭部、UDP頭部按照以太網(wǎng)幀格式依次添加并打包，形成完整有效以太網(wǎng)幀格式，利用GMII總線傳遞至物理層芯片，最后在上位機(jī)顯示。其中先導(dǎo)碼包括7個(gè)0x55、1個(gè)D5Byte，視為IP開始傳輸數(shù)據(jù)包標(biāo)志；在本系統(tǒng)中，電腦端相連接的是網(wǎng)絡(luò)接口，電腦端的MAC地址作為目標(biāo)MAC地址；原MAC地址對應(yīng)于系統(tǒng)本地的MAC地址；0x0800為IP包類型值。

由于體育旅游專業(yè)的復(fù)合屬性，現(xiàn)有基礎(chǔ)師資構(gòu)成主要是以體育專業(yè)出身和旅游專業(yè)出身的師資為主。體育院校類和綜合高校的體育院系開設(shè)體育旅游方向的專業(yè)，師資力量的構(gòu)成主要是體育學(xué)教師，旅游院系則主要是旅游管理類教師，缺乏復(fù)合型的師資體系和教學(xué)隊(duì)伍。進(jìn)一步完善教學(xué)師資力量結(jié)構(gòu)體系是體育旅游專業(yè)人才培養(yǎng)首先需要解決的問題。應(yīng)加強(qiáng)體育旅游專業(yè)人才師資隊(duì)伍的建設(shè)，建立專門的培養(yǎng)機(jī)構(gòu)或者在相關(guān)高等院校開設(shè)長短期的進(jìn)修班，培養(yǎng)復(fù)合應(yīng)用型的師資隊(duì)伍。

翻轉(zhuǎn)課堂式教學(xué)視頻有很強(qiáng)的針對性，其教學(xué)內(nèi)容針對一個(gè)特定事物、話題來進(jìn)行討論。視頻播放時(shí)間也是在學(xué)生注意力較為有效的時(shí)間內(nèi)控制，把握學(xué)生注意力集中的時(shí)間，符合人類身心發(fā)展特點(diǎn)，更提高了學(xué)生視頻學(xué)習(xí)的效率。給學(xué)生學(xué)習(xí)討論的主動性，有探尋問題、思考問題的空間，激發(fā)學(xué)生解惑的積極性，激發(fā)其自身的潛力，運(yùn)用多方面學(xué)習(xí)來解決自己遇到的疑難問題，培養(yǎng)了學(xué)生分析能力和解決問題的能力，效果顯著。如在設(shè)計(jì)《裸子植物和被子植物》這一節(jié)的學(xué)案時(shí)，提出：松的球果是不是果實(shí)？銀杏的種子叫什么？銀杏有沒有果實(shí)？目的是讓學(xué)生在答疑解惑中得到成長，真正學(xué)到知識。

“研發(fā)這塊我們還是挺給力的！”余保寧介紹，2018年，燕塘乳業(yè)設(shè)立了博士后科研工作站，成功通過國家優(yōu)質(zhì)乳工程驗(yàn)收?！叭珖鴥H有光明、三元、燕塘等十幾家乳企通過了優(yōu)質(zhì)乳工程認(rèn)證。這應(yīng)該是目前全國最領(lǐng)先的一個(gè)標(biāo)準(zhǔn)，標(biāo)志著我們國家真正從有奶喝到喝好奶！”

圖4 視頻數(shù)據(jù)采集的時(shí)序邏輯關(guān)系圖

2.4 幀結(jié)構(gòu)設(shè)計(jì)

(2)在視頻數(shù)據(jù)接收過程時(shí)，接收模塊利用FIFO把前端AD采集的視頻進(jìn)行緩存，同時(shí)對CRC校驗(yàn)碼和IP校驗(yàn)和進(jìn)行推算。

表1 幀結(jié)構(gòu)各字節(jié)定義

2.5 高速LVDS傳輸硬件設(shè)計(jì)

本設(shè)計(jì)為實(shí)現(xiàn)千兆以太網(wǎng)通信功能選用RTL8211EG芯片，RTL8211EG兼容10、100、1 000 MB/s的傳輸速率，支持GMII/MII、RGMII、SGMII等物理接口，本系統(tǒng)為實(shí)現(xiàn)千兆以太網(wǎng)通信功能采用GMII接口，需要配置125 MHz為系統(tǒng)收發(fā)時(shí)鐘，即發(fā)送數(shù)據(jù)的速度125 MB/s，1 000 Mbit/s也就是說傳輸數(shù)據(jù)在時(shí)鐘的上升沿進(jìn)行采樣的速度[13]，采用超5類屏蔽雙絞線作為數(shù)據(jù)傳輸線進(jìn)行8位數(shù)據(jù)傳輸，采用MDI[0]～MDI[3]作為4對介質(zhì)無關(guān)接口，千兆以太網(wǎng)接口硬件部分如圖8所示。

圖5 LVDS發(fā)送端電路

舉辦了“實(shí)行最嚴(yán)格水資源管理制度高層論壇”、祭水大典等活動；省湖泊局、《湖北日報(bào)》推出大型系列報(bào)道“千湖新記”欄目；省水利廳、團(tuán)省委、省志愿者協(xié)會開展“愛我千湖”志愿者活動，舉辦“愛我千湖”征文和“湖北最美湖泊”攝影作品征集等活動；全省共舉辦黨政領(lǐng)導(dǎo)等水情教育培訓(xùn)70多期，參訓(xùn)人員8 000多人次。恩施州組建了水情教育宣講團(tuán)，編寫了水情教育讀本，中國水利報(bào)以整版篇幅向全國推介，為湖北省實(shí)行最嚴(yán)格水資源管理制度營造了良好氛圍。

圖6 LVDS接收端電路

2.6 存儲板電路設(shè)計(jì)

為提高系統(tǒng)穩(wěn)定性，需單獨(dú)設(shè)計(jì)存儲板，板上只放置單塊Flash芯片和相應(yīng)的配置電路，F(xiàn)lash選用K9WAG08U1M芯片,利用高溫導(dǎo)線主控板與Flash芯片進(jìn)行電氣連接[12]。“片選信號”為CE，“完成/忙碌信號”為RB，F(xiàn)PGA只需控制這2個(gè)信號即可對Flash進(jìn)行支配，其他接口備用即可。其中FPGA與各存儲單元的接口為P1/P2，備用讀數(shù)接口為P4，主要是便于測試完畢后回讀數(shù)據(jù)，供分析使用。本次設(shè)計(jì)存儲器采取100 MHz系統(tǒng)時(shí)鐘，理論上每片F(xiàn)lash寫入最高速度為50 MB/s，存儲板電路設(shè)計(jì)圖如圖7所示。

文人直冒酸味，名士酒氣熏天；文人如河邊的垂柳，名士如利劍出鞘；文人是追夢者，名士是逐風(fēng)的人。李白是文人中的名士，他曾立志報(bào)效國家，仗劍走天下，得意時(shí)酒是膽，可以藐視權(quán)貴；失意時(shí)，酒中透著憂傷。李白每次醉的不同，這是他的宿命。

圖7 存儲板電路設(shè)計(jì)圖

2.7 千兆以太網(wǎng)接口電路設(shè)計(jì)

DS92LV1023串行器和DS15BA101總線驅(qū)動器構(gòu)成采編設(shè)備的發(fā)送端，時(shí)鐘信號TCLK、10位并行數(shù)據(jù)DIN0～DIN9經(jīng)FPGA控制實(shí)行并串更換[10]。為確保串行輸出處于有效狀態(tài)，能夠有效控制串化芯片，需要將3.3 V電源與串化器的PWRDN、DEN管腳相連，設(shè)為邏輯高電平，另用FPGA的I/O端口與SYNC1、SYNC2相連，設(shè)為邏輯低電平。為保證芯片為上升沿敏感模式，需配置高電平，將TCLK_R/F引腳連接電源+3.3 V，LVDS發(fā)送端電路如圖5所示。

2.8 實(shí)時(shí)監(jiān)測電路設(shè)計(jì)

為防止在異常情況下視頻數(shù)據(jù)記錄器連續(xù)工作對內(nèi)部設(shè)備造成損壞，設(shè)計(jì)實(shí)時(shí)監(jiān)測電路部分，采用AM26LV31EIDR、AM26LV32IDR作為RS422接口芯片[14]，具有功耗低、成本低、支持全雙工通信的優(yōu)點(diǎn)，數(shù)據(jù)通信的峰值為10 MB/s,圖9為AM26LV31EIDR、AM26LV32IDR電路設(shè)計(jì)圖。

圖9 AM26LV31EIDR、AM26LV32IDR電路設(shè)計(jì)圖

3 FPGA實(shí)現(xiàn)監(jiān)測數(shù)據(jù)接收邏輯的設(shè)計(jì)

為滿足千兆網(wǎng)監(jiān)測回收視頻邏輯設(shè)計(jì)要求，F(xiàn)PGA監(jiān)測系統(tǒng)MAC啟動程序由千兆以太網(wǎng)數(shù)據(jù)幀的發(fā)送模塊、幀接收模塊、CRC校驗(yàn)?zāi)K組成。還需研究UDP傳送可靠性、儲存模塊讀取帶寬等參數(shù)，配置4 KByte為UDP數(shù)據(jù)包的容量。圖10為千兆以太網(wǎng)的數(shù)據(jù)幀接收流程圖，接收模塊主要實(shí)現(xiàn)2個(gè)功能：

圖10 FPGA實(shí)現(xiàn)監(jiān)測數(shù)據(jù)接收邏輯的設(shè)計(jì)

(3)1個(gè)周期內(nèi)，在每個(gè)S4的negedge對比于S3的posedge記錄Relative時(shí)間，設(shè)置1/132 M為精確度，在每個(gè)132 MHz時(shí)鐘計(jì)時(shí)器加1。

根據(jù)任務(wù)書指標(biāo)，每次實(shí)驗(yàn)保存視頻儲量為6 GB，需要時(shí)間為300 s，若以精確度為1 μs計(jì)算，則s3_count配置40位計(jì)時(shí)器；設(shè)置10 μs為S3的脈寬，若以精確度為1/132 M計(jì)算[9]，則s4_fall_count配置16位計(jì)時(shí)器；設(shè)置33 μs為S4的脈寬，若以精確度為1/132 M計(jì)算，則s4_fall_count配置16位計(jì)時(shí)器，表1為幀結(jié)構(gòu)各字節(jié)定義。

DS92LV1224解串器和DS15EA101總線均衡器構(gòu)成存儲器接收端，串行數(shù)據(jù)經(jīng)過DS92LV1224解串器轉(zhuǎn)發(fā)并轉(zhuǎn)換成時(shí)鐘信號RCLK、10位并行數(shù)據(jù)ROUT0～ROUT9，轉(zhuǎn)換后的數(shù)據(jù)經(jīng)過FPGA處理后在存儲器上保存[11]，為保證串并轉(zhuǎn)換始終位于有效狀況，需要用解串器的PWRDN、DEN管腳與電源+3.3 V相連，配置為高電平，為保證設(shè)備長時(shí)間處于數(shù)據(jù)接收狀態(tài)，保持串并轉(zhuǎn)換功能始終處于有效狀態(tài)，將芯片配置為上升沿敏感模式，需要配置高電平，將TCLK_R/F連接3.3 V電源。LVDS接收端電路如圖6所示。

4 系統(tǒng)關(guān)鍵技術(shù)研究

在本次設(shè)計(jì)中，為了實(shí)現(xiàn)高速存儲數(shù)據(jù)，普通邊擦邊寫模式不能滿足要求，因此對Flash的寫入模式進(jìn)行合理的選擇，選用2片F(xiàn)lash交叉雙平面的編程方法，理論上實(shí)現(xiàn)最高速度為100 MB/s。具體操作為將視頻數(shù)據(jù)流分成2支編寫到Flash芯片，chip1和chip2分別為標(biāo)記2片F(xiàn)lash；block代表Flash中的塊，page代表Flash中的頁。

當(dāng)存儲器接收波門1的4 096字節(jié)數(shù)據(jù)存入chip1中plane0的page0，然后接收波門2的數(shù)據(jù)寫入chip1中plane0的page0，然后接收波門3的數(shù)據(jù)寫入chip1中plane1的page0，與此同時(shí)對波門4中的數(shù)據(jù)進(jìn)行操作，波門4中的數(shù)據(jù)寫入chip2中的plane1的page0，在此時(shí)對chip2開始進(jìn)行寫入操作。同時(shí)對chip1中plane2的page0開始進(jìn)行數(shù)據(jù)的寫入操作，如此反復(fù)進(jìn)行不間斷操作。

視頻數(shù)據(jù)采集的時(shí)序邏輯關(guān)系如圖4所示。

當(dāng)chip1、chip2所有的plane中block1的page0完成數(shù)據(jù)的編寫操作，然后開始所有的plane中block1的page1進(jìn)行數(shù)據(jù)的編寫[15]。在2個(gè)page編寫程序之間寫入4個(gè)波門數(shù)據(jù)，所需時(shí)間約為4 096 Byte/

50 MB/s×4=327.68 μs。

在邏輯設(shè)計(jì)上，編寫4個(gè)波門數(shù)據(jù)需要時(shí)間327.68 μs，高于200 μs(頁編程典型時(shí)間)，但是低于700 μs(頁編程峰值時(shí)間)，在編程上，由于受到視頻流傳遞速度的影響，沒有200 μs停頓，否則會因?yàn)榈群驎r(shí)間長導(dǎo)致存儲數(shù)據(jù)丟掉，因此在設(shè)計(jì)時(shí)沒有判斷R/B信號狀態(tài)，直接編寫數(shù)據(jù)。

采用某型號系統(tǒng)單機(jī)對該系統(tǒng)實(shí)施測試，并通過LVDS接口將視頻數(shù)據(jù)發(fā)送給存儲器進(jìn)行保存。由系統(tǒng)單機(jī)產(chǎn)生脈沖信號，數(shù)據(jù)采集后分組編幀，幀結(jié)構(gòu)見表1，每4 096個(gè)Byte為一幀，其中采集的脈沖數(shù)據(jù)為前4 084個(gè)字節(jié)，幀結(jié)構(gòu)為后12個(gè)Byte。在試驗(yàn)過程中，利用LVDS接口，存儲器對采編器傳遞來的視頻數(shù)據(jù)，接收并進(jìn)行保存，試驗(yàn)完成后通過計(jì)算機(jī)讀取數(shù)據(jù)，圖11為讀取脈沖數(shù)據(jù)截圖。

圖11 脈沖數(shù)據(jù)截圖

5 結(jié)束語

本文根據(jù)系統(tǒng)可行性分析以及高速視頻數(shù)據(jù)的采集記錄裝置的關(guān)鍵技術(shù)設(shè)計(jì)要求，通過全方位和反復(fù)的測試，數(shù)據(jù)傳輸存儲的誤碼率最高為0.1%,經(jīng)多次測試，誤碼現(xiàn)象未再出現(xiàn)。本文設(shè)計(jì)的視頻監(jiān)測存儲系統(tǒng)性能平穩(wěn)、可靠、數(shù)據(jù)傳遞穩(wěn)定滿足任務(wù)要求。

步驟4 以加權(quán)SHNN-CAD為例，若pi>ε1，則將該目標(biāo)回波判定為SST，其中ε1為異常程度值門限，i=i+1；

(3)模擬工況測試阻垢率實(shí)驗(yàn)。為了使模擬工況測試阻垢率實(shí)驗(yàn)不受試樣腐蝕的影響，實(shí)驗(yàn)選取825耐腐蝕合金，在60℃、常壓的條件下進(jìn)行掛片實(shí)驗(yàn)72 h。阻垢率按式(4)計(jì)算。