基于Verigy 93000 ATE的多通道一致性測試

黃治華，羅尋

（中國電子科技集團公司第二十四研究所，重慶 400060）

引言

隨著系統(tǒng)集成度的提高、高速AD/DA的發(fā)展，對高性能多通道高速時鐘分配器的需求也隨之增加。高速時鐘分配器應(yīng)用比較廣泛，用于通信系統(tǒng)、醫(yī)療和工業(yè)成像系統(tǒng)、ATE和高性能儀器等對時鐘信號質(zhì)量要求較高的系統(tǒng)中。一個時鐘分配器可以同時給系統(tǒng)提供多個互不干擾的同頻率時鐘，且能保證時鐘與時鐘之間的一致性，時鐘間的差異僅在皮秒級。

本文討論基于Verigy 93000 ATE實現(xiàn)時鐘分配器不同通道之間的一致性評估。

1 方案設(shè)計

本文選用一款高速時鐘扇出緩沖器，最高工作頻率可達4.8 GHz，1路差分時鐘輸入，6路LVPECL差分輸出，工作電壓3.3 V。測試條件和參考值如表1所示。

1.1 需求分析

對于實現(xiàn)表1中參數(shù)的測量，有兩種測量方式可共選擇，一種是采用信號源+示波器的傳統(tǒng)方式，另一種是采用Verigy 93000 ATE。

表1 測試參數(shù)[1]

傳統(tǒng)模式采用SMA100信號源+是德科技的DSO90804A示波器，其指標(biāo)如下：

1）最大信號輸出頻率：6 GHz；

2）最多測量通道：4通道；

3）實時分析帶寬：8 GHz；

4）每個通道采樣率：40 GS/s；

5）帶寬對應(yīng)的測量精度：見表2；

表2 帶寬對應(yīng)的測量精度

6）輸入阻抗：50 Ω，±3 %。

Verigy 93000 ATE配置了 9G Digital Card。其配置如下：

1）可以發(fā)送和接收信號；

2）最大通道數(shù)：每塊板卡64個通道；

3）最高數(shù)據(jù)輸出：9 Gbps；

4）最大時鐘輸出：4.5 GHz；

5）線性誤差：±5 ps；

6）測量模式：單端&差分；

7）阻抗50 Ω。

按照上述指標(biāo)， 傳統(tǒng)方式7.5 GHz帶寬滿足測量需求，其3 %精度的測量誤差為2.25 ps。對測量結(jié)果的影響僅占2.5 %。 但是示波器只有4個通道，要完成本器件測試，共需要測試6次，且每次需要進行校準(zhǔn)以消除誤差，人為因素影響較大。這樣測試評估費時費力。

采用9G Digital Card測量誤差為5 ps。對測量結(jié)果的影響約占5.6 %。但是一塊板卡就可以同時提供信號和測量，通道數(shù)足夠多，可以一次就完成測量，且系統(tǒng)自帶校準(zhǔn)工具。在測量誤差能夠接受的情況下選擇Verigy 93000 ATE比傳統(tǒng)模式更方便、快捷。

1.2 布線

從參數(shù)表1中可以看出，不同輸出通道的時鐘差別非常小，只有皮秒級。測試難度非常大。信號在互連線中的傳輸輸出約為6in/ns[2]，時延與互連線長度的關(guān)系如式（1）：

式中：

TD—時延；

Len—互連線長度；

v—信號的速度。

按照上述公式，當(dāng)不同輸出端互連線長度相差1 mm，則傳輸時間相差約6.6 ps。輸出與輸出間的差別最大允許28 ps，1 mm線長造成的誤差占結(jié)果的23.6 %，可以看出這個影響是非常大的。

在進行PCB布局時，考慮器件方向，走短線，拐角使用45 °角或曲線角[3]，盡量避免出現(xiàn)信號完整性問題。利用蛇形走線，保證所有輸出通道的互連線等長。減少由于互連線引入的誤差對輸出通道時鐘差別的影響。

1.3 端接方式

器件輸出是LVPECL電平，其標(biāo)準(zhǔn)終端匹配方式如圖1所示。標(biāo)準(zhǔn)終端匹配及其傳輸線必須是50 Ω阻抗，在PCB Layout時必須保證傳輸線是50 Ω的特性阻抗。微帶傳輸線結(jié)構(gòu)如圖2所示。

圖1 標(biāo)準(zhǔn)LVPECL匹配

圖2 微帶傳輸線

微帶線的有效介電常數(shù)用均勻媒質(zhì)取代微帶線的空氣和電解質(zhì)區(qū)域，計算如式（2）（rε：所選用板材的相對介電常數(shù)，eε：均勻后的相對有效介電常數(shù)）。給定微帶線的尺寸，特征阻抗可以按照公式3計算。對于給定特征阻抗和介質(zhì)厚度，也可以按照式（3）推算出線寬[4]。

本次選用板材為Rogers雙面板/陶瓷復(fù)合材料 0.102 mm不含銅/18 um/RO4350B/DK=3.48---18"×24"，可以得出H=0.102 mm，rε=3.48。代入式（2）可以的到假定W/H≥1，得到從而得到W=0.256 mm，W/H=2.5，滿足W/H≥1。所以最終確定線寬為0.256 mm。

圖3是ATE中9G板卡提供的終端匹配實現(xiàn)的方式。在使用時直接設(shè)置對應(yīng)的9G板卡通道，該通道對應(yīng)的AC開關(guān)自動閉合，50 Ω阻抗就會連接到器件輸出端。采用ATE可以簡化測試板的設(shè)計，提供標(biāo)準(zhǔn)的LVPECL終端匹配。

圖3 ATE實現(xiàn)方式

1.4 時延校準(zhǔn)

Verigy 93000 ATE帶有延時校準(zhǔn)工具Fixture Delay。Fixture Delay對通道到測試板上測試夾具管腳端的線長延時進行校準(zhǔn)，原理框圖如圖4所示。通過校準(zhǔn)，消除信號傳輸通過該路徑時的時延影響。Fixutre Delay工具僅對數(shù)字板卡到DUT夾具管腳端的線長延時進行校準(zhǔn)。

圖4 延時校準(zhǔn)

表3是延時校準(zhǔn)結(jié)果。輸出通道上最大延時是0.502 ns，最小延時是0.388 ns，即使在PCB Layout時做了線長等長匹配，不同通道之間的延時誤差也比較大。最大與最小延時見的差值是114 ps，而表1中輸出與輸出間的差別不允許超過28 ps。如果不進行校準(zhǔn)直接測量，測試結(jié)果就會超出表3中的最大值。所以在測試前必須要做延時校準(zhǔn)，消除外圍器件、線路對測量的影響，保證測試結(jié)果的準(zhǔn)確。

表3 延時校準(zhǔn)結(jié)果單位ns

2 測試結(jié)果

通過上述測試系統(tǒng)及相關(guān)程序的設(shè)計，在Verigy 93000 ATE平臺上實現(xiàn)了對選定高速時鐘扇出緩沖器在高頻下的多通道一致性測試。對同一只電路的測試比較結(jié)果如表4所示。從結(jié)果中可以看出，采用ATE測試，可以較好的消除信號鏈路上的影響，測試結(jié)果一致性較好。采用“信號源+示波器”方式，測試結(jié)果雖然也滿足要求，但不同通道間的離散性太大。對測試結(jié)果進一步分析計算，分析結(jié)果如圖5所示，ATE測試結(jié)果的方差是0.7481，信號源+示波器測試結(jié)果的方差是38.0043。它們的方差相差約51倍，說明采用ATE測試的一致性更好。

表4 測試結(jié)果對比測試頻率1 Ghz，單位ps

圖5 測試結(jié)果正態(tài)密度曲線

3 總結(jié)

在進行多通道一致性測試設(shè)計時，首先需要考慮阻抗匹配，確定介電常數(shù)、介質(zhì)厚度、導(dǎo)線寬度以及厚度，避免阻抗失配。其次輸出通道要做等長設(shè)計，避免線長不同引入額外的延時誤差。最后需要進行延時校準(zhǔn)，消除儀器、器件等的延時誤差。

Verigy 93000 ATE平臺數(shù)字通道的最高時鐘頻率可以達到4.5 GHz，可以實現(xiàn)高速數(shù)字集成電路的測試。帶有延時校準(zhǔn)工具Fixture Delay，對多通道一致性的測試提供很好的平臺。