具有失調(diào)抑制能力的低功耗帶隙基準(zhǔn)電路

王紀(jì)鵬

（福州大學(xué) 物理與信息工程學(xué)院，福建 福州 350108）

0 引 言

目前，帶隙基準(zhǔn)電壓源被廣泛應(yīng)用于直流-直流（DC-DC）變換器、模數(shù)轉(zhuǎn)換器（ADC）、數(shù)模轉(zhuǎn)換器（DAC）等模擬電路中[1-2]。這些應(yīng)用通常要求帶隙基準(zhǔn)電壓源應(yīng)當(dāng)具有良好的精度和魯棒性，不隨工藝、電源電壓以及溫度的變化而變化。

誤差放大器的輸入失調(diào)電壓是造成帶隙基準(zhǔn)電壓源精度下降的重要因素。傳統(tǒng)失調(diào)消除主要分為自歸零[3]和斬波[4]兩種方法，其中自歸零技術(shù)往往存在時(shí)鐘饋通和電荷注入等副作用，而斬波技術(shù)需要額外增加濾波器和振蕩器等電路?；诖?，本文提出了一種新型帶隙基準(zhǔn)電壓電路結(jié)構(gòu)，首先對(duì)誤差放大器失調(diào)電壓的影響進(jìn)行理論分析，其次驗(yàn)證該結(jié)構(gòu)具有較好的失調(diào)電壓抑制能力，最后基于理論分析結(jié)果設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、低失調(diào)電壓以及低功耗等優(yōu)點(diǎn)的帶隙基準(zhǔn)電路。

1 新型帶隙基準(zhǔn)電路分析與設(shè)計(jì)

本文所提出的具有失調(diào)電壓抑制功能的帶隙基準(zhǔn)電壓源電路如圖1所示，主要包括帶隙基準(zhǔn)電壓源、誤差放大器以及啟動(dòng)電路3部分。

圖1 整體電路結(jié)構(gòu)

傳統(tǒng)的電壓模型帶隙基準(zhǔn)電路如圖2（a）所示，主要由誤差放大器、三極管及電阻網(wǎng)絡(luò)構(gòu)成。其等效電路如圖2（b）所示，圖中UOS,EA為誤差放大器的輸入失調(diào)電壓，RQ1和RQ2分別為三極管Q1和Q2的等效阻抗。

圖2 傳統(tǒng)模型

假設(shè)由于失調(diào)電壓UOS,EA造成輸出參考電壓UBG變化的變化量為?UBG，則通過電阻R1、R2、RQ1、RQ2在A點(diǎn)和B點(diǎn)造成的變化量分別為?UA和?UB。若誤差放大器的增益為Av，則由失調(diào)電壓UOS,EA引起的影響因子為：

由式（1）可知，當(dāng)誤差放大器增益Av足夠大且RQ<

新型的帶隙基準(zhǔn)源電路及其等效電路如圖3（a） 和圖3（b）所示，為方便分析將電阻R2和三極管Q3、Q4等效為電阻REQ。

圖3 新型模型

假設(shè)三極管Q3和Q4的電流放大倍數(shù)分別為β1和β2，兩者的面積之比為n∶1，則對(duì)圖3(a)進(jìn)行直流電流分析可得晶體管等效跨導(dǎo)gm3和gm4分別為：

假設(shè)失調(diào)電壓UOS,EA在A點(diǎn)、B點(diǎn)和C點(diǎn)所引起的變化量為?UA、?UB和?UC，在C點(diǎn)處的電流變化量為?IC，則等效電阻值REQ和新型帶隙基準(zhǔn)電路的影響因子ξ2為：

本文設(shè)計(jì)的新型帶隙基準(zhǔn)電路中三極管Q3和Q4的面積之比為8∶1，R1和R2約為5.5 MΩ和1 MΩ，影響因子ξ1和ξ2隨誤差放大器增益Av的變化情況如圖4所示。

圖4 影響因子隨增益變化

由圖4可知，在誤差放大器增益相同時(shí)，新型帶隙基準(zhǔn)電路的影響因子遠(yuǎn)小于傳統(tǒng)帶隙基準(zhǔn)，可以降低對(duì)誤差放大器增益與失調(diào)電壓的要求，從而可以減小電路功耗和芯片面積。

三極管Q3和Q4的面積之比n和電流放大倍數(shù)β對(duì)影響因子ξ2的影響如圖5（a）所示，對(duì)REQ的影響如圖5（b）所示。

由圖5（a）可知，當(dāng)n和β增加時(shí)，ξ2將減小。由圖5(b)可知，當(dāng)β大于一定數(shù)值且n大于7時(shí)，REQ為負(fù)值，此時(shí)對(duì)系統(tǒng)的穩(wěn)定性要求較高。綜合考慮系統(tǒng)影響因子、穩(wěn)定性和器件匹配等因素，由電阻RC和電容CC構(gòu)成Type II型補(bǔ)償電路，有效防止REQ造成系統(tǒng)不穩(wěn)定。

圖5 面積比n對(duì)ξ2和REQ的影響

2 帶隙基準(zhǔn)電壓源電路

基于新型帶隙基準(zhǔn)電路所構(gòu)成的參考電壓電路如圖6所示，其基本原理是將正溫度系數(shù)的電壓和負(fù)溫度系數(shù)的電壓相疊加，從而得到與溫度無關(guān)的帶隙基準(zhǔn)電壓[6]。

圖6 帶隙基準(zhǔn)參考電壓電路

帶隙基準(zhǔn)參考電壓源主體電路由三級(jí)管Q3、Q4和電阻R1、R3組成，誤差放大器電路由Q1、Q2、M1、M2、M3、M4以及M5組成。帶隙基準(zhǔn)電壓可表示為：

當(dāng)誤差放大器的增益足夠大時(shí)，由“虛短”原理可知電壓UA和UB近似相等。考慮三極管基極電流的影響，三極管Q1、Q2、Q3、Q4的電流放大倍數(shù)分別為β1、β2、β3、β4，集電極電流分別為IC1、IC2、IC3、IC4，基極電流IB為IC/β，由此產(chǎn)生的正溫度系數(shù)電流IPTAT、電阻R1上的電流IR1和電阻R3上的電流IR3分別為：

當(dāng)三極管電流放大倍數(shù)大于特定值βS時(shí)，則三極管基極電流對(duì)帶隙基準(zhǔn)電壓UBG的影響可忽略不計(jì)。將式（7）～（9）代入式（6）可得：

誤差放大器以三極管Q1和Q2作為差分輸入管對(duì)，具有失調(diào)電壓小、噪聲低等優(yōu)點(diǎn)。同時(shí)通過三極管Q3、Q4和電阻R3為誤差放大器提供偏置，無需額外的偏置電路，可以減小芯片面積并降低整體電路功耗。M2和M4采用低閾值Native管，有利于Q1和Q2工作在線性區(qū)，從而確保整體電路具有足夠的環(huán)路增益。

3 仿真結(jié)果

帶隙基準(zhǔn)電路總體芯片版圖如圖7所示，采用SMIC 0.18 μm CMOS工藝完成帶隙基準(zhǔn)電路的設(shè)計(jì)和仿真驗(yàn)證。

圖7 總體芯片版圖

圖8顯示了不同溫度下的帶隙基準(zhǔn)參考電壓UBG和電路總電流Itotal仿真結(jié)果。

圖8 典型工藝角下參考電壓仿真結(jié)果

圖9為室溫下失調(diào)電壓1 000個(gè)樣本的蒙特卡洛仿真結(jié)果。

由圖9可知，失調(diào)電壓標(biāo)準(zhǔn)偏差值σ約為4.47 mV，參考電壓平均值μ約為1.25 V。

圖9 室溫下失調(diào)電壓仿真結(jié)果

圖10為1 000個(gè)樣本下電源抑制比（Power Supply Rejection Ratio，PSRR）的蒙特卡洛仿真結(jié)果。

根據(jù)圖10，PSRR在100 Hz處的仿真結(jié)果都優(yōu)于-59 dB，表明本設(shè)計(jì)具有相對(duì)較好的電源噪聲抑制能力。

圖10 電源抑制比仿真結(jié)果

圖11為在室溫27 ℃和典型工藝角下輸出電壓和電路總電流隨電源電壓變化的仿真結(jié)果。

根據(jù)圖11，當(dāng)電源電壓為2.5～5.5 V時(shí)，消耗的總電流最大約為128 μA。

圖11 不同電源電壓下的仿真結(jié)果

本文與其他文獻(xiàn)中的帶隙基準(zhǔn)電壓源的性能比較結(jié)果如表1所示。

根據(jù)表1，本文設(shè)計(jì)的帶隙基準(zhǔn)電路兼具電路結(jié)構(gòu)簡(jiǎn)單、低功耗、低失調(diào)電壓等優(yōu)點(diǎn)。

表1 不同帶隙基準(zhǔn)電壓源性能對(duì)比

4 結(jié) 論

本文介紹了一種具有失調(diào)電壓抑制的低失調(diào)和低功耗的帶隙基準(zhǔn)電路，采用了新型帶隙基準(zhǔn)結(jié)構(gòu)，抑制了誤差放大器失調(diào)電壓的影響，無需增加額外的失調(diào)消除電路，具有低功耗、低失調(diào)電壓和結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)。采用SMIC 0.18μm CMOS工藝完成電路設(shè)計(jì)和仿真驗(yàn)證，可滿足無線網(wǎng)絡(luò)、便攜式可穿戴設(shè)備和生物醫(yī)療等應(yīng)用需求。