一種適用于低電壓應(yīng)用的低漏電高性能電荷泵

張云峰, 李睿文, 柳成林, 程 心

(合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院,安徽 合肥 230601)

0 引 言

DCP的關(guān)鍵設(shè)計參數(shù)包括穩(wěn)態(tài)輸出電壓、上升時間和輸出電壓紋波,通過這些限制可以設(shè)置電路最小所需的階數(shù)和泵浦電容值[7]?；诙O管或MOS管的CTSs通常受二極管閾值電壓的嚴(yán)重限制,為了降低這種典型缺陷造成的影響,很多文獻(xiàn)提出各自的結(jié)構(gòu),如文獻(xiàn)[8]中的鎖存型DCP、文獻(xiàn)[9]使用動態(tài)門控CTSs的DCP、文獻(xiàn)[3]中的帶自舉開關(guān)的DCP以及文獻(xiàn)[6]中的時鐘增壓等。這些方案使用較為廣泛,能夠有效消除有源器件在傳導(dǎo)階段的閾值壓降效應(yīng),但是往往需要輸入電壓高于晶體管閾值電壓。目前有許多(如能量收集和智能傳感器節(jié)點(diǎn)等)應(yīng)用于物聯(lián)網(wǎng)系統(tǒng)中的結(jié)構(gòu),需要升壓DC-DC變換器在非常低的輸入電壓時正常工作,并且輸出電流相對較高[4-6]。針對這類應(yīng)用,文獻(xiàn)[10]提出一種新的結(jié)構(gòu),它可以在輸入電壓低于MOS晶體管閾值電壓1/2的情況下工作,并且相對其他結(jié)構(gòu),它在電壓轉(zhuǎn)換效率(voltage conversion efficiency,VCE)、功率效率、驅(qū)動電流范圍和響應(yīng)速度方面性能更好。但是這種結(jié)構(gòu)在輸入電壓接近MOS晶體管閾值電壓時,CTSs存在較大的反向漏電流,使得其VCE相比鎖存型DCP反而更低。

本文提出一種新的電荷泵結(jié)構(gòu),使用增壓結(jié)構(gòu)改變節(jié)點(diǎn)電壓,有效降低CTSs的反向漏電流,從而提高電荷泵的VCE,此外該電荷泵結(jié)構(gòu)的功率效率和響應(yīng)速度方面相比文獻(xiàn)[10]都得到了提高,總體性能更優(yōu)。

1 柵極偏置低壓電荷泵

無論是在慢開關(guān)限制系統(tǒng)中還是在快開關(guān)限制系統(tǒng)中,CTSs電阻都是影響DCP的關(guān)鍵參數(shù)之一,為了提高DCP性能,必須盡力降低其中的CTSs電阻[11]。

在實際DCP電路中,CTSs電阻通常為處于三極管區(qū)域的NMOS和PMOS晶體管的電阻。忽略短溝道效應(yīng),工作在三極管區(qū)域的NMOS和PMOS晶體管的電阻可以近似表示為:

(1)

(2)

其中:μn為電子遷移率;μp為空穴遷移率;Cox為單位面積的柵電容;(W/L)N、(W/L)P為晶體管寬長比;Vtn、Vtp分別為NMOS、PMOS晶體管的閾值電壓;VGS=-VSG為MOS晶體管的柵源電壓。由(1)式、(2)式可以看出,增加VGS會有效降低CTSs電阻。在傳統(tǒng)DCP中,CTSs的VGS值一般等于時鐘振幅即輸入電壓VDD。因此使VGS值高于時鐘振幅,可以進(jìn)一步降低CTSs電阻。

4階柵極偏置電荷泵結(jié)構(gòu)如圖1所示。該結(jié)構(gòu)能夠為CTSs的MOS晶體管提供2倍時鐘振幅的VGS值。圖1中:VDD為輸入電壓;VCLK1、VCLK2表示頻率為f、振幅為VDD的互補(bǔ)時鐘信號;C1～C4為泵浦電容;CL為輸出電容;恒流源IL近似表示負(fù)載,用來模擬由DCP提供的系統(tǒng)電流消耗。電荷泵共4階,每階電路結(jié)構(gòu)如圖1最下方的紅色虛線框所示,每個CTS由1個NMOS和1個PMOS晶體管串聯(lián)組成。在電荷傳導(dǎo)階段,電荷由PMOS晶體管流向下一階CTSs的NMOS晶體管。另外,所有MOS晶體管的襯底與源極連接,因此晶體管不受體效應(yīng)影響。電荷傳導(dǎo)階段的CTS電阻可以表示為(1) 式、(2) 式的和。

圖1 4階柵極偏置電荷泵結(jié)構(gòu)

以圖1中最下方紅色虛線框中第3階電荷泵為例,NMOS晶體管Mn3的柵極連接到節(jié)點(diǎn)V4(即下一階的輸出電壓),PMOS晶體管Mp3的柵極連接到節(jié)點(diǎn)V2(即上一階的輸出電壓)。該電荷泵除了第1階與最后一階之外的每一階都是按此規(guī)律構(gòu)建的。而為了與其他CTS保持相同的VGS值,第1階PMOS晶體管的柵極連接到時鐘信號VCLK2,最后一階如圖1最上方紅色虛線框所示,由1個輔助NMOS晶體管MB與1個小電容CB產(chǎn)生節(jié)點(diǎn)電壓VB作為本階NMOS晶體管Mn4的柵極電壓。

教學(xué)中，教師不僅要看到數(shù)學(xué)的知識、技能，還應(yīng)看到隱藏在數(shù)學(xué)知識里的思想、精神、觀念、價值觀等，要充分利用教材，挖掘教材章頭圖，培養(yǎng)學(xué)生的直觀想象能力。例如：北師大版七年級下冊第一章《整式的乘除》，利用章頭圖（如圖），讓學(xué)生充分想象本章將要學(xué)習(xí)什么？為什么學(xué)？怎么學(xué)？讓學(xué)生說說對將要學(xué)習(xí)的內(nèi)容了解多少？讓學(xué)生充分交流發(fā)言，既提高了學(xué)生學(xué)習(xí)的積極性，又了解了學(xué)生對不等式相關(guān)知識的掌握情況，教師才能有依據(jù)地對本章教學(xué)做到因材施教，同時培養(yǎng)學(xué)生的直觀想象能力。

當(dāng)時鐘VCLK1為高電平時,Mn3截止,Mp3導(dǎo)通,電荷由C3傳導(dǎo)至C4,此時節(jié)點(diǎn)V2電壓值為2VDD,節(jié)點(diǎn)V3電壓值等于V4電壓值為4VDD,因此Mp3的VGS值為2VDD;當(dāng)時鐘VCLK1為低電平時,Mn3導(dǎo)通,Mp3截止,電荷由C2傳導(dǎo)至C3,此時節(jié)點(diǎn)V2電壓值等于V3電壓值為3VDD,節(jié)點(diǎn)V4電壓值為5VDD,因此Mn3的VGS值也為2VDD。2倍時鐘振幅的VGS可顯著降低CTSs的電阻值。

2 本文提出的低漏電電荷泵

2.1 低漏電流的電荷泵結(jié)構(gòu)

圖1的電荷泵結(jié)構(gòu)雖然在電荷傳導(dǎo)階段可以有效降低CTSs的電阻值,但在電荷截止階段時由于NMOS晶體管呈現(xiàn)二極管連接狀態(tài),使得此時CTSs存在不低的反向漏電流。仍以上節(jié)第3階電荷泵為例,當(dāng)VCLK1為高電平即VCLK2為低電平時,電荷由C3傳導(dǎo)至C4,C2與C3之間處于截止?fàn)顟B(tài),由于此時節(jié)點(diǎn)V3電壓值等于V4電壓值,NMOS晶體管Mn3相當(dāng)于1個有源二極管,此時節(jié)點(diǎn)V3電壓值遠(yuǎn)高于節(jié)點(diǎn)V2電壓值,因此有部分電荷由C3反向傳導(dǎo)回C2形成反向漏電流。這部分反向電荷的損耗,使得電荷泵的VCE降低,上升時間增加,也會降低總體功率效率。此外,隨著輸入電壓VDD的增大,這種影響也會隨之加劇。

針對以上問題,本文提出低漏電的4階電荷泵的結(jié)構(gòu),如圖2所示。每一階都利用1個輔助NMOS晶體管與1個小電容產(chǎn)生的節(jié)點(diǎn)電壓作為CTSs的NMOS晶體管的柵極電壓,并且通過互補(bǔ)時鐘信號VCLK1與VCLK2控制1個開關(guān)管來改變電荷泵每階之間的節(jié)點(diǎn)電壓,從而在電荷截止階段降低反向漏電流。以圖2中紅色虛線框為例,下方虛線框表示電荷泵第2階,其中PMOS晶體管Mp2的柵極連接到節(jié)點(diǎn)V1(即上一階的輸出電壓),而NMOS晶體管Mn2的柵極電壓由上方虛線框中的輔助NMOS晶體管Mn8和小電容C6產(chǎn)生的節(jié)點(diǎn)電壓V3+提供,另外由VCLK2控制開關(guān)管Mn7的導(dǎo)通與截止。

圖2 4階低漏電電荷泵結(jié)構(gòu)

當(dāng)VCLK1為高電平即VCLK2為低電平時,Mn2導(dǎo)通,Mp2截止,開關(guān)管Mn7截止,電荷由C1傳導(dǎo)至C2,此時節(jié)點(diǎn)V1電壓值等于V2電壓值為2VDD,而節(jié)點(diǎn)V3+的電壓值為4VDD,因此Mn2的VGS值仍為2VDD;而當(dāng)VCLK1為低電平即VCLK2為高電平時,Mn2截止,Mp2導(dǎo)通,電荷由C2傳導(dǎo)至C3,此時節(jié)點(diǎn)V1電壓值等于VDD,節(jié)點(diǎn)V2電壓值為3VDD,節(jié)點(diǎn)V3+的電壓值也為3VDD,因為此時開關(guān)管Mn7導(dǎo)通,所以電荷泵第2階與前一階中間節(jié)點(diǎn)電壓也上升為3VDD,即Mn2的柵源漏電壓均相等,VGS=VDS=0,使得反向漏電流相比圖1結(jié)構(gòu)大大減少。

2.2 減少反向漏電流的工作原理

本節(jié)簡要分析CTSs在時鐘高低電平時的工作原理。包括VCLK1為高(即電荷傳導(dǎo)階段)和VCLK1為低(即電荷截止階段)時的電荷泵第i階與(i+1)階CTSs的狀態(tài)圖,以及電荷泵相鄰兩階的部分PMOS晶體管與NMOS晶體管柵極電壓與穩(wěn)態(tài)節(jié)點(diǎn)電壓值,如圖3所示。

假設(shè)電荷泵處于穩(wěn)定狀態(tài),且無任何電流負(fù)載,圖3a所示為當(dāng)VCLK1=VDD且半周期結(jié)束時Mn(i+1)的柵源電壓和Mpi的源柵電壓均為2VDD。此時Mpi與Mn(i+1)導(dǎo)通,電荷由Ci傳導(dǎo)至C(i+1)。在電荷傳導(dǎo)階段,該結(jié)構(gòu)仍保持CTSs的NMOS晶體管和PMOS晶體管的VGS等于2VDD(即2倍時鐘振幅),這可以使CTSs電阻大幅降低,并有效降低最小供電電壓。

圖3b所示為在電荷截止階段即當(dāng)VCLK1=0,VCLK2=VDD且半周期結(jié)束時CTSs的狀態(tài)。因為此時CTSs不導(dǎo)電,從Ci至C(i+1)的3個節(jié)點(diǎn)電壓由低至高,所以Mpi與Mn(i+1)晶體管的源極和漏極互換,Mn(i+1)的柵漏電壓為0,Mpi的漏柵電壓與源柵電源均為0。Mpi的漏極和柵極的電壓均等于iVDD,晶體管呈現(xiàn)二極管連接,因此處于飽和區(qū)。并且此時第(i+1)階上方的開關(guān)管處于導(dǎo)通狀態(tài),使得Mn(i+1)的晶體管狀態(tài)如圖3中紅色虛線框所示,此時Mn(i+1)的源極電壓升高至近似等于(i+2)VDD,因此該晶體管的漏極源極和柵極的電壓均相等,近似處于截止?fàn)顟B(tài)。相比圖1的柵極偏置電荷泵,圖2中的低漏電電荷泵使得原本于電荷截止階段存在的從C(i+1)流向Ci的反向電荷顯著減少,反向漏電流減小,從而降低了電荷損耗,提高了VCE和功率效率。

圖3 2個時鐘半周期的電荷泵狀態(tài)

3 仿真結(jié)果與分析

為了驗證本文所提出的低漏電電荷泵的優(yōu)勢,使用Cadence分別搭建了圖1中的4階柵極偏置電荷泵和圖2中的4階低漏電電荷泵,并使用SMIC 40 nm CMOS標(biāo)準(zhǔn)工藝進(jìn)行仿真。在這種工藝中,PMOS和NOMS晶體管的標(biāo)準(zhǔn)閾值電壓分別為404、388 mV。繪制了4階柵極偏置電荷泵和低漏電電荷泵的版圖,占用面積分別為67×275 μm2和67×303 μm2,其中電容占據(jù)了絕大部分面積,如圖4所示。

仿真中,本文設(shè)計參數(shù)包括互補(bǔ)時鐘信號頻率f=10 MHz,負(fù)載電流IL=5 μA,負(fù)載電容CL的容值為100 pF,輸入電壓VDD范圍為200 ～400 mV。電荷泵的C1～C4容值均為10 pF,而小電容C5～C8的容值均為2 pF,CTSs中NMOS和PMOS晶體管的溝道長度均為100 nm,寬長比設(shè)置為100。

圖4 電荷泵版圖

采用相同的設(shè)計參數(shù)、晶體管尺寸和泵浦電容值,并根據(jù)版圖后仿真結(jié)果,對所提出的低漏電電荷泵和柵極偏置電荷泵進(jìn)行比較。因為低漏電電荷泵相比柵極偏置電荷泵多了一些晶體管與小電容,所以電路面積增加了約10%。重要的比較指標(biāo)包括VCE、功率效率、驅(qū)動電流范圍和響應(yīng)速度(上升時間)。VCE為電壓轉(zhuǎn)換效率,定義為實際輸出電壓VOUT與理想輸出電壓之比,VVCE=Vout/(N+1)VDD,其中N為電荷泵階數(shù),而功率效率被定義為η=Pout/Pin。

低漏電電荷泵和柵極偏置電荷泵分別在VDD=200 mV和VDD=400 mV下的輸出電壓VOUT仿真結(jié)果比較如圖5所示。

圖5 不同輸入電壓的電荷泵輸出VOUT

當(dāng)VDD=200 mV時,2個電荷泵首先在空負(fù)載的條件下工作到5 ms(VDD=400 mV時為250 μs),隨后突然增加負(fù)載電流IL=1 μA(VDD=400 mV時為5 μA)。從圖5可以看出,在空負(fù)載時低漏電電荷泵的輸出電壓高于柵極偏置電荷泵,尤其是在VDD=400 mV時更為顯著。另外低漏電電荷泵的上升時間更短,響應(yīng)速度更快。因為負(fù)載電流突然增加,所以輸出電壓會出現(xiàn)降低,從圖5還可以看出,2種電荷泵的輸出電壓降幅均不大,表示都擁有良好的驅(qū)動能力。

空負(fù)載條件下,輸入電壓VDD在200～400 mV范圍內(nèi)變化,輸出電壓VOUT如圖6a所示。從圖6a可以看出,因為相同輸入下低漏電電荷泵的輸出電壓明顯更高,所以其VCE更大,在VDD=400 mV時VCE經(jīng)計算達(dá)到98.3%,相比柵極偏置型的94.2%提高約4.1%。

空負(fù)載條件下,輸入電壓VDD在200～400 mV范圍內(nèi)變化,電荷截止階段CTSs的反向漏電流IR如圖6b所示。從圖6b可以看出,相同輸入下低漏電電荷泵的反向漏電流明顯更低,在VDD=400 mV時反向漏電流為550 nA,相比柵極偏置型的2 590 nA降低約78.9%。

VDD在200～400 mV范圍內(nèi)上升時間TR隨VDD變化的關(guān)系如圖6c所示。從圖6c可以看出,低漏電電荷泵的上升時間總是更低,即響應(yīng)速度更快。在VDD=200 mV時,低漏電電荷泵的上升時間約為1 360 μs,相比柵極偏置型的2 490 μs降低約45.4%。

在VDD=200 mV和VDD=400 mV下,柵極偏置和低漏電電荷泵的穩(wěn)態(tài)功率效率η與負(fù)載電流IL的關(guān)系如圖6d所示。

從圖6d可以看出,當(dāng)VDD為200 mV時,2種電荷泵的功率效率基本上相差不大;然而在VDD為400 mV時,低漏電電荷泵在輕負(fù)載時的η更高,相比柵極偏置電荷泵最高提高21.9%,且η最高達(dá)到81.9%。

圖6 仿真結(jié)果對比

綜上所述,本文的低漏電電荷泵總體性能更好。在VDD為200 mV和400 mV時的仿真結(jié)果比較見表1所列。

表1 仿真結(jié)果比較

本文結(jié)構(gòu)與現(xiàn)有文獻(xiàn)結(jié)構(gòu)的性能比較如圖7所示。圖7中數(shù)據(jù)點(diǎn)表示各文獻(xiàn)電荷泵的最大功率轉(zhuǎn)換效率η與輸出功率密度的函數(shù)關(guān)系。顯然,本文提出的低漏電電荷泵性能最高。

圖7 本文結(jié)構(gòu)與文獻(xiàn)結(jié)構(gòu)的性能比較

4 結(jié) 論

本文提出了一種新型低漏電電荷泵,在輸入電壓低于MOS管閾值電壓時正常工作,具有較高的驅(qū)動能力。所提出的電荷泵在極低的輸入電壓下,不僅為CTSs提供2倍時鐘振幅的柵極電壓以降低CTSs的電阻,并且顯著降低CTSs的反向漏電流,與原本的柵極偏置電荷泵相比,它的驅(qū)動電流范圍良好,反向漏電流降低約78.9%,上升時間降低約45.4%,VCE提高約4.1%,輕負(fù)載功率效率最大提高21.9%。因此所提出的新型電荷泵在低輸入電壓應(yīng)用中性能更好。