DC-60 GHz 硅基垂直互聯(lián)結(jié)構(gòu)仿真設(shè)計(jì)

游月娟，劉德喜，劉亞威，史磊

(北京遙測(cè)技術(shù)研究所，北京 100094)

0 引言

隨著電子信息技術(shù)及先進(jìn)封裝技術(shù)的不斷發(fā)展，系統(tǒng)級(jí)封裝技術(shù)因微型化和高集成化的優(yōu)勢(shì)使其在電子行業(yè)得到了廣泛的發(fā)展和應(yīng)用[1]，現(xiàn)代軍用及民用電子裝備朝著高性能、小型化、低成本和低功耗等方向快速發(fā)展。三維集成封裝成為實(shí)現(xiàn)該目標(biāo)的必要途徑。傳統(tǒng)封裝方式一般是采用引線鍵合或倒裝焊接等方式將元器件表面貼裝或內(nèi)嵌入陶瓷或PCB 板等基板材料，封裝后的器件在某些方面呈現(xiàn)出不錯(cuò)的性能，但在熱學(xué)、電學(xué)、工藝復(fù)雜度和工藝成本等方面仍存在一定的不足之處[2]。例如，封裝結(jié)構(gòu)中溫度差導(dǎo)致的層間應(yīng)力的分布的熱失配問(wèn)題，各層材料間的熱膨脹系數(shù)不匹配會(huì)造成整個(gè)系統(tǒng)中存有殘余應(yīng)力和熱形變，嚴(yán)重影響封裝性能[3]。表1 展示了常用基板和芯片材料的熱學(xué)參數(shù)[4-5]，對(duì)比可知，單晶硅比其他材料具有更優(yōu)的熱學(xué)性能，同時(shí)半導(dǎo)體材料單晶硅由于制造精度高、成本低、批量化、易于集成等優(yōu)點(diǎn)已逐漸成為系統(tǒng)級(jí)封裝技術(shù)中最有前景的基板材料之一[1]。

表1 常用基板和芯片材料的熱學(xué)參數(shù)

隨著硅基材料的廣泛應(yīng)用以及多層硅轉(zhuǎn)接板三維集成電路封裝密度的不斷提高，硅基板間及板內(nèi)垂直互聯(lián)聯(lián)通集成的芯片與各元器件成為制約組件整體性能的關(guān)鍵。研究多層堆疊硅轉(zhuǎn)接板間垂直互聯(lián)結(jié)構(gòu)并精確建模仿真成為熱門課題，并且可為之后研究硅基射頻微系統(tǒng)的結(jié)構(gòu)、電性能以及設(shè)計(jì)工藝等奠定基礎(chǔ)。已有研究人員對(duì)基于硅通孔[6-7](Through Silicon Via，TSV)的垂直互聯(lián)結(jié)構(gòu)進(jìn)行研究，文獻(xiàn)[8]介紹了一種采用共面波導(dǎo)傳輸線+類同軸+方形反焊盤結(jié)構(gòu)制備的毫米波段三層Si 基寬帶垂直過(guò)渡結(jié)構(gòu)，其在26～34 GHz 頻段內(nèi)插入損耗小于3.5 dB；文獻(xiàn)[9]介紹了工作在Ka 波段的微帶線到帶狀線垂直互聯(lián)結(jié)構(gòu)，其在33～37 GHz 頻段內(nèi)信號(hào)回波損耗小于-25 dB，插入損耗優(yōu)于1 dB。然而上述研究在建模時(shí)并未考慮硅板與板間金屬層間的SiO2介質(zhì)層，這與組件實(shí)際結(jié)構(gòu)稍有出入。

為更準(zhǔn)確地研究垂直互聯(lián)結(jié)構(gòu)，本文精確設(shè)計(jì)仿真了一種超寬帶基于多層TSV 硅轉(zhuǎn)接板的垂直互連電路，在結(jié)構(gòu)建模時(shí)考慮硅板表面SiO2層，多層硅轉(zhuǎn)接板間采用金-錫共晶鍵合方式堆疊，通過(guò)優(yōu)化可變參數(shù)(如信號(hào)焊盤半徑、射頻信號(hào)傳輸類同軸半徑等)，使得垂直互連電路性能最優(yōu)化。同時(shí)研究了SiO2層厚度對(duì)垂直互連性能的影響，并將考慮SiO2層模型結(jié)果與不考慮SiO2層的仿真結(jié)果進(jìn)行了比較。

1 基于TSV 硅轉(zhuǎn)接板堆疊的三維封裝系統(tǒng)設(shè)計(jì)

基于TSV 硅轉(zhuǎn)接板[10-11]堆疊的三維封裝T/R 組件微系統(tǒng)結(jié)構(gòu)如圖1 中(a)所示。微系統(tǒng)中包含多個(gè)收發(fā)通道，由一片多通道多功能芯片、多片功率放大器芯片、限幅器以及多個(gè)收發(fā)開(kāi)關(guān)組成。為契合組件小型化需求，對(duì)芯片進(jìn)行合理布局，上層硅基內(nèi)嵌硅基多功能芯片與限幅器，下層硅基內(nèi)嵌收發(fā)開(kāi)關(guān)和功率放大器芯片。每?jī)蓪庸杵瑸橐粋€(gè)硅基，共4 層，每層厚度200 μm。因收發(fā)鏈路中各芯片不在同一硅層，射頻信號(hào)傳輸需經(jīng)過(guò)垂直互聯(lián)結(jié)構(gòu)以保證信號(hào)通路完整，故垂直互聯(lián)結(jié)構(gòu)性能研究對(duì)整體性能評(píng)估十分必要。微波信號(hào)垂直互連的方式[12-13]有很多，本文采用如圖1 中(a)虛線框中所示的TSV 類同軸結(jié)構(gòu)進(jìn)行微波信號(hào)傳輸[14]。

以往研究對(duì)硅基垂直互連結(jié)構(gòu)多在硅轉(zhuǎn)接板上下表面直接覆銅，即層間結(jié)構(gòu)為硅-銅-硅。首先，本文據(jù)此對(duì)虛線框中TSV 垂直互聯(lián)結(jié)構(gòu)進(jìn)行如圖1 中(b)所示的模型構(gòu)建，TSV 直徑為30 μm，HFSS 仿真中心頻率設(shè)為35 GHz。射頻信號(hào)傳輸路徑如圖中粗箭頭所示，結(jié)構(gòu)為單層共面波導(dǎo)-層間共面波導(dǎo)-類同軸垂直過(guò)渡-層間共面波導(dǎo)-單層共面波導(dǎo)。對(duì)此垂直互聯(lián)結(jié)構(gòu)各項(xiàng)參數(shù)(如線寬、帶隙、焊盤半徑、類同軸半徑以及地孔位置等)進(jìn)行優(yōu)化，獲得的信號(hào)傳輸性能仿真結(jié)果在之后圖2 中展示。

2 硅表面SiO2 層存在與否對(duì)射頻性能影響分析

在實(shí)際硅基產(chǎn)品生產(chǎn)中，硅片上下表面與銅布線之間通常存在熱氧化形成的致密SiO2層，其可為后續(xù)工藝起絕緣、阻擋等作用?？紤]到SiO2層的存在可能會(huì)對(duì)射頻信號(hào)傳輸產(chǎn)生影響，本文接著在圖1 中(b)所示的垂直互聯(lián)結(jié)構(gòu)基礎(chǔ)上，采用控制變量法，固定各原有參數(shù)不變，只在模型中各層硅片上下表面添加SiO2層，微調(diào)TSV 信號(hào)通孔高度使得射頻信號(hào)連通，考慮/不考慮硅表面SiO2層的兩種不同層間結(jié)構(gòu)示意圖如圖1 中(c)所示。之后不對(duì)其進(jìn)行參數(shù)優(yōu)化，僅對(duì)層間結(jié)構(gòu)改變后的垂直互聯(lián)結(jié)構(gòu)進(jìn)行仿真獲得射頻信號(hào)傳輸性能，并與未考慮SiO2層的仿真阻抗Z0、回波損耗S11進(jìn)行對(duì)比以驗(yàn)證之前猜想，對(duì)比結(jié)果分別如圖2(a)、圖2(b)所示。

圖1 基于TSV 硅轉(zhuǎn)接板堆疊的三維封裝系統(tǒng)結(jié)構(gòu)

從圖2(a)可以得到，與不考慮硅表面SiO2層結(jié)構(gòu)相比，添加SiO2層后，阻抗偏離匹配阻抗50 Ω 較為嚴(yán)重，端口阻抗失配增大了射頻傳輸不連續(xù)性，引起圖2(b)中諧振頻點(diǎn)(48 GHz)相較原定諧振頻率35 GHz 向右偏移較多，這對(duì)之后硅基濾波器等組件仿真及性能會(huì)有很大影響；從圖2(b)還可以得到，考慮硅表面SiO2層的回波損耗時(shí)，S11仿真結(jié)果在40 GHz 以下明顯差于未考慮的結(jié)構(gòu)，但隨著頻率增大，即高于48 GHz 之后，不考慮硅表面SiO2層結(jié)構(gòu)仿真結(jié)果顯示，其回波損耗明顯由不適用的-15 dB 奔向-10 dB，產(chǎn)生約5 dB 的明顯惡化。綜合上述對(duì)比分析可知，硅表面SiO2層的存在會(huì)對(duì)射頻信號(hào)傳輸中的諧振頻率以及阻抗產(chǎn)生較大影響，因此，研究硅表面SiO2絕緣層對(duì)射頻信號(hào)傳輸性能影響是必要的。

圖2 不同層間結(jié)構(gòu)仿真結(jié)果對(duì)比

3 不同硅表面SiO2 層厚度對(duì)射頻電性能影響研究

接著，本文對(duì)考慮硅表面SiO2層的垂直互聯(lián)結(jié)構(gòu)進(jìn)行參數(shù)仿真及優(yōu)化，阻抗在50 Ω 上下1 Ω 內(nèi)浮動(dòng)，最后仿真優(yōu)化結(jié)果與未考慮硅表面SiO2層的垂直互聯(lián)結(jié)構(gòu)結(jié)果比較如圖3 所示。

從圖3(a)中可以得到，選取優(yōu)化后諧振頻點(diǎn)為35 GHz(與原定一致)的仿真結(jié)果，在DC-60 GHz 頻段內(nèi)，考慮硅表面SiO2層的垂直互聯(lián)結(jié)構(gòu)整體回波損耗S11小于-15 dB，其中40 GHz 頻率以下時(shí)S11小于-30 dB，48 GHz頻率以下時(shí)S11小于-20 dB，達(dá)到了預(yù)期目標(biāo)；從圖3(b)可以得到，DC-60 GHz 內(nèi)整體插入損耗S12大于-0.88 dB，其中50 GHz 頻率下S12大于-0.32 dB，插入損耗在更高頻段時(shí)出現(xiàn)由0.4 dB 到1 dB(約0.6 dB)的明顯惡化。綜合上述優(yōu)化后的不同層間結(jié)構(gòu)整體仿真性能對(duì)比分析可知，在整個(gè)DC-60 GHz 頻段內(nèi)，優(yōu)化后的考慮硅表面SiO2層的垂直互聯(lián)結(jié)構(gòu)性能都明顯優(yōu)于未考慮SiO2層的結(jié)構(gòu)射頻信號(hào)傳輸性能，且較為優(yōu)良。

圖3 優(yōu)化后的仿真結(jié)果

之后，本文采用控制變量法，固定其他優(yōu)化后的參數(shù)不變，對(duì)硅表面SiO2絕緣層厚度進(jìn)行變參分析，以研究其對(duì)信號(hào)傳輸性能的影響。參照實(shí)際生產(chǎn)工藝以及結(jié)構(gòu)性能需求，厚度變化范圍選取0.5～3.5 μm，選取厚度間距后對(duì)此垂直互聯(lián)結(jié)構(gòu)進(jìn)行仿真，得到厚度變化對(duì)各射頻性能影響曲線如圖4 所示。

圖4 不同SiO2 絕緣層厚度對(duì)射頻性能影響曲線

從圖4(a)中可以看出，隨著硅表面SiO2絕緣層厚度的不斷增加，信號(hào)諧振頻率逐漸向右移動(dòng)(見(jiàn)虛線箭頭)；同時(shí)在增大少許回波損耗基礎(chǔ)上，常用的-15 dB/-20 dB帶寬也相應(yīng)增加變寬；頻率大于55 GHz 后回波損耗S11大于-15 dB，此結(jié)構(gòu)性能不再適用。圖4(b)展示了在DC-60 GHz 頻段內(nèi)，隨著頻率的不斷增大，插入損耗S12呈現(xiàn)逐漸增加的單一變化，并且隨著硅表面SiO2絕緣層厚度的增大，S12逐漸減小。這是因?yàn)轭l率增加，電流趨膚效應(yīng)愈發(fā)明顯，電荷聚集表面，電磁泄漏增加，使得同一SiO2絕緣層厚度的銅布線與半導(dǎo)體硅片之間的漏電流增大，插入損耗變大，又因在同一頻率下，硅表面SiO2絕緣層厚度增加，絕緣性變好，減小了銅布線與半導(dǎo)體硅片之間形成的漏電流，插入損耗減小。從圖4(c)可以得到，阻抗Z0隨SiO2層厚度增加整體呈現(xiàn)逐漸增大趨勢(shì)，在厚度較薄時(shí)阻抗增加明顯，厚度較厚時(shí)阻抗變化并不規(guī)律但在阻抗匹配范圍內(nèi)浮動(dòng)。綜合上述分析可知，為優(yōu)化諧振頻率、插入損耗以及阻抗匹配等射頻信號(hào)傳輸性能，可適當(dāng)增加硅表面SiO2絕緣層厚度。

4 結(jié)論

本文對(duì)一種4 層硅片堆疊的T/R 組件微系統(tǒng)中垂直互聯(lián)結(jié)構(gòu)進(jìn)行設(shè)計(jì)研究，對(duì)不考慮和考慮硅表面SiO2層的兩種層間結(jié)構(gòu)的垂直互聯(lián)結(jié)構(gòu)在DC-60 GHz 頻段內(nèi)的仿真結(jié)果差異進(jìn)行比較，證明了硅表面SiO2層存在會(huì)對(duì)諧振頻率、阻抗、回波損耗以及插入損耗等射頻性能產(chǎn)生影響；對(duì)考慮硅表面SiO2層的垂直互聯(lián)結(jié)構(gòu)進(jìn)行參數(shù)優(yōu)化，優(yōu)化后的仿真結(jié)果顯示，在60 GHz 以下整體回波損耗S11小于-15 dB，其中40 GHz 頻率以下時(shí)S11小于-30 dB，48 GHz 頻率以下時(shí)S11小于-20 dB，整體插入損耗S12在50 GHz 頻率下大于-0.32 dB，性能較好，頻帶較寬；最后，運(yùn)用控制變量法對(duì)硅表面SiO2絕緣層厚度變化對(duì)射頻信號(hào)傳輸性能影響進(jìn)行仿真，結(jié)果表明，適當(dāng)增加其厚度有助于垂直互連結(jié)構(gòu)性能優(yōu)化。這可為之后硅基微系統(tǒng)集成結(jié)構(gòu)設(shè)計(jì)與產(chǎn)品實(shí)現(xiàn)提供一定的技術(shù)參考。此外，在后續(xù)工作中還可依據(jù)實(shí)際產(chǎn)品結(jié)構(gòu)進(jìn)一步增加硅層間多金屬鍍層+金錫共晶結(jié)構(gòu)對(duì)射頻性能的影響研究。