一種低功耗高速率寬電平范圍的電平轉(zhuǎn)換單元

胡慶成，吳建東，萬璐緒

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

在復(fù)雜的片上系統(tǒng)中，常采用多電壓技術(shù)來實現(xiàn)低功耗和高性能的折衷，電平轉(zhuǎn)換單元有效地實現(xiàn)了不同電壓域之間的數(shù)據(jù)交互[1-2]。電平轉(zhuǎn)換單元分為從高電平到低電平轉(zhuǎn)換和從低電平到高電平轉(zhuǎn)換兩種。高電平到低電平的轉(zhuǎn)換可以通過簡單的Buffer驅(qū)動器來實現(xiàn)。低電平到高電平的轉(zhuǎn)換由于低電壓不能很好地驅(qū)動高電壓，就無法實現(xiàn)高速率數(shù)據(jù)的傳輸，不能在功能、功耗和時序上達到很好的匹配[3-4]，因此兼顧高速率和寬電平范圍的電平轉(zhuǎn)換單元成為多電壓系統(tǒng)設(shè)計中的一個重要挑戰(zhàn)。

為了解決寬電平范圍的電平轉(zhuǎn)換，已有很多電平轉(zhuǎn)換結(jié)構(gòu)的研究。文獻[5]中提出的電平轉(zhuǎn)換單元是在傳統(tǒng)結(jié)構(gòu)的基礎(chǔ)上增加了二極管形式連接的PMOS管以限制上拉電流，同時還增加了兩個一直處于截止區(qū)的PMOS管用于匹配上拉和下拉的驅(qū)動能力，但是由于二極管接法的PMOS管存在電壓降，無法保證輸出電壓全擺幅，限制了輸出電壓的變化范圍。文獻[6]中提出了兩級電平轉(zhuǎn)換結(jié)構(gòu)，在第一級中引入了二極管接法的NMOS管，該結(jié)構(gòu)原理簡單，但二極管連接的NMOS管的引入同樣也會限制輸出電壓的變化范圍。文獻[7]利用襯底偏置效應(yīng)調(diào)整輸入級和輸出級晶體管的閾值來實現(xiàn)TTL電平到CMOS電平的轉(zhuǎn)換，電路結(jié)構(gòu)簡單，但在低供電電壓下電路應(yīng)用就會受到限制。

本文提出了一種電源電壓在1.0～5.5 V范圍內(nèi)，最高支持1 Gbps轉(zhuǎn)換速率的電平轉(zhuǎn)換單元，在保證高速率、全擺幅輸出的同時仍具有很短的響應(yīng)時間。

2 電平轉(zhuǎn)換單元設(shè)計

2.1 傳統(tǒng)電平轉(zhuǎn)換單元

圖1為傳統(tǒng)電平轉(zhuǎn)換結(jié)構(gòu)原理圖，電路采用單一閾值晶體管。當(dāng)輸入電壓高于N1或N2管的閾值電壓時可以實現(xiàn)兩個電壓域之間的數(shù)據(jù)交互。當(dāng)輸入信號從邏輯低電平變?yōu)檫壿嫺唠娖綍r，N2管打開，N1管關(guān)閉，此時B結(jié)點通過N2管到地的通路被下拉到GND。當(dāng)結(jié)點B的電壓低到（VCCOUT-VTHP）以下時（式中VCCOUT為電平轉(zhuǎn)換輸出端的電源電壓，VTHP為PMOS管的閾值電壓），P1管開啟將A結(jié)點拉高，關(guān)閉P2管；當(dāng)輸入信號從邏輯高電平變?yōu)檫壿嫷碗娖綍r，N1管打開，N2管關(guān)閉，A點被下拉到GND，P2管開啟，輸出高電平信號，幅度接近于VCCOUT。

圖1 常規(guī)的電平轉(zhuǎn)換單元

當(dāng)B點初態(tài)為低電平時，P1管處于開啟狀態(tài)，此時若輸入信號為低電平，那么N1管也將開啟，P1管和N1管之間存在同時開啟的狀態(tài)，無法快速將A點電位下拉到GND；同樣的，當(dāng)A點初態(tài)為低電平時，B點電位也無法快速下拉到GND。由此可見，傳統(tǒng)電平轉(zhuǎn)換結(jié)構(gòu)中，A、B兩點的電位無法在電平轉(zhuǎn)換瞬間實現(xiàn)較快的電平響應(yīng)，較大的傳輸延時導(dǎo)致其無法實現(xiàn)高速率的電平轉(zhuǎn)換。此外，單一閾值的MOS管也無法實現(xiàn)較寬電壓范圍的電平轉(zhuǎn)換。

2.2 本文提出的電平轉(zhuǎn)換單元

為解決傳統(tǒng)電平轉(zhuǎn)換電路中高速信號變化瞬間電平響應(yīng)慢的問題，減小電路的靜態(tài)功耗和傳輸延時、拉寬電平轉(zhuǎn)換范圍，在0.18μm CMOS工藝基礎(chǔ)上進行了電路設(shè)計。在傳統(tǒng)電平轉(zhuǎn)換單元結(jié)構(gòu)基礎(chǔ)上調(diào)整N1管和N2管為低閾值管，可有效拉寬電平轉(zhuǎn)換的低輸入電壓范圍；引入與VCCOUT相關(guān)的使能信號以及由使能信號控制的P0、N0和N3管以降低電路的靜態(tài)功耗；引入P3管和P4管以調(diào)節(jié)高速信號變化瞬間電路的響應(yīng)速度，從而達到提高電路轉(zhuǎn)換速率的目的。本文提出的電平轉(zhuǎn)換電路結(jié)構(gòu)如圖2所示。

圖2 本文提出的電平轉(zhuǎn)換電路結(jié)構(gòu)

當(dāng)使能信號EN為高時，P0管打開、N0管關(guān)閉、N3管打開，電路處于關(guān)閉工作狀態(tài)，OUT信號輸出低電平，幅值接近于GND，此時靜態(tài)功耗很低。當(dāng)使能信號EN為高時，P0管關(guān)斷、N0管打開、N3管關(guān)斷，電路處于正常工作狀態(tài)。

根據(jù)MOS管傳輸特性，當(dāng)VGS＞VTH時，其飽和電流為：

式中IDS為MOS管源漏電流，單位為A；μ為電子/空穴表面遷移率，單位為m2/(V·s)；Cox為單位面積柵氧化層電容，單位為F；W為MOS管柵寬，單位為m；Leff為MOS管有效溝道長度，單位為m；VGS為MOS管柵源電壓，單位為V；VTH為MOS管閾值電壓，單位為V。

假設(shè)VCCIN＜VCCOUT（式中VCCIN為電平轉(zhuǎn)換輸入端的電源電壓），當(dāng)使能有效進入正常工作狀態(tài)，信號IN輸 入 邏 輯 低 電 平 時，VGSN1=VCCIN，VGSP1=VCCOUT，VGSP4=VCCOUT-VCCIN，式中VGSN1、VGSP1和VGSP4分別為MOS管N1、P1和P4的閾值電壓，P4管的引入有效減小了傳統(tǒng)結(jié)構(gòu)中P1管和N1管之間的中間態(tài)時間，在高速信號翻轉(zhuǎn)的瞬間，A點可以根據(jù)輸入信號的狀態(tài)快速響應(yīng)以實現(xiàn)低延時的電平轉(zhuǎn)換，提高轉(zhuǎn)換速率。同理，P3管的引入也可以提高B點的快速響應(yīng)時間，并且OUT信號可以全擺幅輸出。

3 仿真結(jié)果與分析

以本文所述電平轉(zhuǎn)換單元結(jié)構(gòu)為模塊設(shè)計了四通道的電平轉(zhuǎn)換電路，整體功能框圖如圖3所示，版圖如圖4所示。

圖3 以電平轉(zhuǎn)換單元為主模塊的電路功能框圖

圖4 流片后的芯片照片

基于0.18μm CMOS工藝模型庫，在1.0～5.5 V全電壓范圍內(nèi)進行Hspice仿真，轉(zhuǎn)換速率從1 Mb/s覆蓋到1 Gb/s?？紤]到應(yīng)用時外圍負載的影響，在仿真中加入了寄生參數(shù)，負載采用15 pF電容和2 kΩ電阻到GND。圖5展示了1.8 V轉(zhuǎn)3.6 V的仿真波形，轉(zhuǎn)換速率可達1 Gb/s。

圖5 1.8 V轉(zhuǎn)3.6 V仿真波形

流片的實際電路在V93000系統(tǒng)中進行實測，測試波形如圖6所示。測試結(jié)果表明，電路的實際轉(zhuǎn)換電壓范圍為0.9～5.5 V，靜態(tài)功耗小于2μA，實測最高轉(zhuǎn)換速率為800 Mb/s。

圖6 電路在不同電壓轉(zhuǎn)換下的測試波形

表1為以本文所提電平轉(zhuǎn)換單元為主體設(shè)計的四通道電平轉(zhuǎn)換電路實測值與部分參考文獻中電平轉(zhuǎn)換電路的性能參數(shù)的對比。從表中可知，本文提出的電平轉(zhuǎn)換單元在引入低閾值NMOS管、加速下拉P管及襯底偏置效應(yīng)后，電平轉(zhuǎn)換范圍、轉(zhuǎn)換速率和傳輸延時等參數(shù)方面均優(yōu)于現(xiàn)有的其他數(shù)據(jù)。

表1 本文與部分參考文獻中電平轉(zhuǎn)換電路的參數(shù)對比

4 結(jié)論

本文設(shè)計了一種低功耗、高速率、寬電平范圍的電平轉(zhuǎn)換單元，采用低閾值NMOS管拓寬了電壓范圍；采用使能控制降低了電路靜態(tài)功耗；增加PMOS管改善響應(yīng)速度提高轉(zhuǎn)換速率。實際流片結(jié)果表明，以該電平轉(zhuǎn)換單元為模塊設(shè)計的四通道電平轉(zhuǎn)換電路靜態(tài)功耗小，在1.0～5.5 V電壓范圍內(nèi)轉(zhuǎn)換速率最高可達800 Mb/s。電壓轉(zhuǎn)換范圍和靜態(tài)功耗達到了預(yù)期，轉(zhuǎn)換速率略低了一點，還需要進一步優(yōu)化改善?；诒疚奶岢龅碾娖睫D(zhuǎn)換單位進行電路設(shè)計，具有低功耗高速率寬電平等特點，在高速電平轉(zhuǎn)換接口領(lǐng)域有較大的優(yōu)勢和應(yīng)用前景。