一種機(jī)載雷達(dá)信號(hào)處理機(jī)實(shí)現(xiàn)方法

王亞祥

（南京電子技術(shù)研究所 江蘇省南京市 210039）

隨著無(wú)人機(jī)、飛艇等無(wú)人裝備在軍事領(lǐng)域的快速發(fā)展，無(wú)人裝備憑借著高機(jī)動(dòng)、低成本、長(zhǎng)航時(shí)、零傷亡等優(yōu)勢(shì)被廣泛應(yīng)用到現(xiàn)代戰(zhàn)爭(zhēng)中。隨之而來(lái)的是基于無(wú)人裝備的雷達(dá)的廣泛研制與使用。該種雷達(dá)集成對(duì)空/對(duì)海探測(cè)跟蹤、戰(zhàn)場(chǎng)實(shí)時(shí)監(jiān)測(cè)、成像識(shí)別、地圖測(cè)繪等功能。針對(duì)越來(lái)越復(fù)雜的戰(zhàn)場(chǎng)環(huán)境，相對(duì)應(yīng)的處理算法也越來(lái)越高，同時(shí)要求雷達(dá)信號(hào)處理機(jī)能夠在極端時(shí)間內(nèi)完成大數(shù)據(jù)量的浮點(diǎn)數(shù)運(yùn)算，這些數(shù)據(jù)和算法都需要通用性強(qiáng)、性能優(yōu)異的高速信號(hào)處理機(jī)來(lái)支撐實(shí)現(xiàn)。

隨著計(jì)算機(jī)和電子元器件技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理方法和理論研究以及信號(hào)處理機(jī)的研究已經(jīng)成為眾多領(lǐng)域的熱門研究基礎(chǔ)，信號(hào)處理機(jī)被廣泛應(yīng)用與通信、自動(dòng)化控制、航空、航天、航海等各個(gè)領(lǐng)域。然而，在數(shù)字信號(hào)處理機(jī)功能及性能日益齊全的今天，信號(hào)處理機(jī)的實(shí)現(xiàn)原理、組成結(jié)構(gòu)等也愈來(lái)愈復(fù)雜，信號(hào)處理機(jī)的功耗和體積也自然而然的不斷增加，這些因素和結(jié)果都會(huì)對(duì)信號(hào)處理機(jī)乃至整個(gè)電子任務(wù)系統(tǒng)產(chǎn)生十分嚴(yán)重的影響。因此，如何找到信號(hào)處理功能性能與體積功耗之間的平衡點(diǎn)，正在成為整個(gè)電子通信領(lǐng)域不可忽視的熱點(diǎn)。

由以上不難看出，無(wú)人機(jī)載雷達(dá)對(duì)于雷達(dá)信號(hào)處理機(jī)在高集成、高性能、低功耗等方面提出了更高的要求。但是目前機(jī)載預(yù)警雷達(dá)信號(hào)處理領(lǐng)域通用架構(gòu)雖然具備高性能、高可靠性等諸多優(yōu)點(diǎn)，但該種架構(gòu)在功耗和重量?jī)煞矫鏌o(wú)法滿足無(wú)人機(jī)載雷達(dá)對(duì)于低功耗、輕質(zhì)化的要求。本文通過(guò)對(duì)比分析5 種常見(jiàn)的雷達(dá)信號(hào)處理機(jī)實(shí)現(xiàn)方案，選用了基于DSP+PFGA 的處理架構(gòu)方案，該種架構(gòu)集成度高、通用性強(qiáng)、開(kāi)發(fā)周期短，可滿足無(wú)人機(jī)載雷達(dá)的輕質(zhì)化、高性能、低功耗要求且具備很強(qiáng)的推廣性和應(yīng)用擴(kuò)展功能。

1 常見(jiàn)雷達(dá)信號(hào)處理機(jī)實(shí)現(xiàn)形式

隨著現(xiàn)場(chǎng)可編程口陣列（FPGA）和數(shù)字信號(hào)處理器（DSP）的制造工藝與技術(shù)的不斷提高，信號(hào)與系統(tǒng)理論、數(shù)字信號(hào)處理理論的研究不斷深入，雷達(dá)信號(hào)處理機(jī)正逐漸向全數(shù)字化、小型化發(fā)展。近年來(lái)，常見(jiàn)的雷達(dá)信號(hào)處理機(jī)主要有以下5 種實(shí)現(xiàn)方案：

1.1 基于高性能CPU+專用處理模塊

該種方案可實(shí)現(xiàn)多路寬窄帶高速數(shù)據(jù)接入及信號(hào)處理，可實(shí)現(xiàn)全系統(tǒng)SRIO 互聯(lián)和以太網(wǎng)交換。常規(guī)的信號(hào)處理機(jī)箱采用通用處理架構(gòu)，按模塊功能劃分，需要通用處理模塊、專用處理模塊、信息處理模塊、數(shù)據(jù)交換模塊和交換模塊等至少5 種類型，再加上機(jī)箱的背板、機(jī)箱二次電源、機(jī)箱箱體及配套的各種光纖電纜等物品，形態(tài)上通常是以機(jī)箱的形式呈現(xiàn)。以模塊數(shù)量來(lái)計(jì)算，少則5-6 塊，多則15-16 塊，甚至多個(gè)機(jī)箱一起完成系統(tǒng)的某項(xiàng)既定任務(wù)，重量達(dá)數(shù)十上百千克，功耗則以千瓦為記。雖然該方案穩(wěn)定可靠、性能優(yōu)異，但該種架構(gòu)中使用的信號(hào)處理機(jī)箱的功耗和重量均超出無(wú)人平臺(tái)可承受能力；

1.2 基于專業(yè)IC芯片

該種實(shí)現(xiàn)方案是針對(duì)雷達(dá)具體用途的算法，專門開(kāi)發(fā)一款與算法相匹配的芯片。該方案可以極好的控制雷達(dá)信號(hào)處理機(jī)和芯片的功耗、性能及處理速度，但是該類芯片普遍存在開(kāi)發(fā)周期長(zhǎng)、開(kāi)發(fā)成本高等特點(diǎn)，并且在功能應(yīng)用上欠缺靈活多變性。

1.3 基于單片或多片DSP

DSP 芯片高密度集成定浮點(diǎn)運(yùn)算單元及寄存器，其體積小、運(yùn)算快、結(jié)構(gòu)通用等特性使它成為完成復(fù)雜信號(hào)處理算法的極佳選擇。DSP 的主要特點(diǎn)如下：

（1）配備獨(dú)立的乘加運(yùn)算單元及特殊指令，適合矩陣運(yùn)算、濾波算法、FFT 以及其他信號(hào)處理運(yùn)算。

（2）DSP 內(nèi)部擁有獨(dú)立的地址和多種總線，能夠同時(shí)完成取地址和取數(shù)操作，信號(hào)處理效率很高。

（3）DSP 芯片的每條指令都由多個(gè)單元并行執(zhí)行，程序運(yùn)行的效率和速度得以提升。

（4）DSP 芯片自帶DMA 控制器、外部存儲(chǔ)器以及存儲(chǔ)器擴(kuò)展接口，可配合其他通信接口完成大數(shù)據(jù)快速傳輸。

在工程實(shí)現(xiàn)上，雖然DSP 可以實(shí)現(xiàn)復(fù)雜算法，且技術(shù)成熟，但是如果在諸如成像等領(lǐng)域需要處理大數(shù)據(jù)量、復(fù)雜任務(wù)的時(shí)候，數(shù)據(jù)處理時(shí)間長(zhǎng)、數(shù)據(jù)率低，會(huì)造成很嚴(yán)重的資源浪費(fèi)。而且，DSP 指令更適合實(shí)現(xiàn)算法而不是邏輯控制，對(duì)雷達(dá)系統(tǒng)的控制顯得不夠靈活。

1.4 基于FPGA架構(gòu)

隨著現(xiàn)場(chǎng)可編程邏輯器件FPGA 器件性能的不斷提升，高端FPGA 不僅擁有百萬(wàn)級(jí)的邏輯門數(shù)量、大量的I/O 接口資源，還內(nèi)嵌了許多處理器軟核和DSP 內(nèi)核，可以協(xié)助或代替DSP 實(shí)現(xiàn)一些需要大數(shù)據(jù)量的算法實(shí)現(xiàn)。但是由于高端FPGA 產(chǎn)品價(jià)格昂貴且國(guó)產(chǎn)化進(jìn)程相對(duì)較慢，出于成本和軟硬件調(diào)試周期等方面的考慮，單獨(dú)使用FPGA 完成信號(hào)處理的情況十分少見(jiàn)。

1.5 基于DSP+FPGA架構(gòu)

該種架構(gòu)下，F(xiàn)PGA 可以完成大規(guī)模復(fù)雜流水運(yùn)算操作，在大數(shù)據(jù)量的高速傳輸方面是DSP 無(wú)法比擬的。采用DSP+FPGA 的架構(gòu)可以使DSP 的高速數(shù)據(jù)處理性能與FPGA 的高速數(shù)據(jù)采集、邏輯的控制能力相結(jié)合，互補(bǔ)兩者之間的不足之處。如表1所示。

表1：雷達(dá)信號(hào)處理實(shí)現(xiàn)方法對(duì)比

基于以上分析，從研發(fā)成本、工程實(shí)現(xiàn)等角度考慮，本文選用FPGA 和DSP 相結(jié)合的系統(tǒng)架構(gòu)，充分發(fā)揮可編程邏輯器件FPGA 和數(shù)字信號(hào)處理器DSP 的各自優(yōu)勢(shì)，該種系統(tǒng)結(jié)構(gòu)靈活、實(shí)時(shí)性強(qiáng)、成本較低且功耗熱耗較低，能滿足無(wú)人機(jī)載雷達(dá)信號(hào)處理的性能需求。

2 信號(hào)處理機(jī)設(shè)計(jì)

2.1 DSP芯片選型

及上一代商用信號(hào)處理板及軍事裝備中大都采用的DSP是ADI 公司的TS201。隨著高數(shù)據(jù)率、大數(shù)據(jù)量、復(fù)雜運(yùn)算等功能需求在雷達(dá)系統(tǒng)中逐步發(fā)展，單核DSP 顯然不能滿足高速處理性能的要求。信號(hào)處理機(jī)升級(jí)改進(jìn)所面臨的迫切需求主要體現(xiàn)在兩個(gè)方面：一是對(duì)單片DSP 的處理能力要求越來(lái)越高，二是對(duì)處理器（或IC 芯片）之間的拓?fù)浣Y(jié)構(gòu)和通信方式提出了更高的需求。

ADSP-TS201 采用超級(jí)哈佛結(jié)構(gòu)，靜態(tài)超標(biāo)量操作適合多處理器模式運(yùn)算，可直接構(gòu)成分布式并行系統(tǒng)和共享存儲(chǔ)式并行系統(tǒng)。ADSP-TS201 的主要性能指標(biāo)如下：

（1）最高工作主頻600 MHz（1.67 ns 指令周期）；

（2）支持IEEE 浮點(diǎn)格式32 bit 數(shù)據(jù)和40 bit 擴(kuò)展精度浮點(diǎn)格式。同時(shí)支持8/16/32/64 bit 的定點(diǎn)數(shù)據(jù)格式；

（3）允許128 bit 的數(shù)據(jù)、指令和I/O 端口訪問(wèn)，內(nèi)部存儲(chǔ)器帶寬33.6 GB/s；

（4）32 bit 的地址總線提供4 G 的統(tǒng)一尋址空間；

（5）14 通道的DMA 控制器支持硬件和軟件中斷，支持優(yōu)先級(jí)中斷和嵌套中斷；

（6）4 個(gè)全雙工LINK 端口支持最達(dá)500 MB/s 的傳輸速度；

（7）JTAG 仿真接口允許多片DSP 仿真。

ADSP-TS201 處理器由處理器核和IO 接口兩部分組成。其中處理器核由兩個(gè)計(jì)算塊、兩個(gè)整型算術(shù)邏輯單元、程序控制器組成。IO 接口由內(nèi)部存儲(chǔ)器、外部設(shè)備接口、14通道的DMA 控制器、全雙工的LVDS 鏈路口、IEEEll49．1JTAG 接口組成。內(nèi)部存儲(chǔ)器為24 Mb DRAM，外部設(shè)備接口包括SDRAM 控制器、EPROM 接口、主機(jī)接口、多處理器接口。

本文選用TI 的高性能定浮點(diǎn)數(shù)字信號(hào)處理器TMS320 C6678 作為系統(tǒng)處理核心。它主要特點(diǎn)如下：

（1）集成了8 個(gè)內(nèi)核，內(nèi)核頻率最該可達(dá)1.25GHz；

（2）8 核并行處理速度最高可達(dá)160GFLOP；

（3）芯片每個(gè)內(nèi)核有32KB L1D、32KB L1P、512KB L2 和4096KB 的多核共享存儲(chǔ)器；

（4）芯片集成了大量的高速串行接口，包括SRIO、PCIe 等。

（5）X4 的SRIO 速率高達(dá)20Gbps，以太網(wǎng)接口最高支持1000Mbps 的傳輸速率；

TMS320C6678 是基于KeyStone 架構(gòu)的DSP 處理器，擁有8 個(gè)core，每個(gè)CorePac 核的頻率最高可達(dá)1.25 GHz，可以提供強(qiáng)大的定點(diǎn)和浮點(diǎn)運(yùn)算能力，同時(shí)芯片內(nèi)部集成了Multicore Navigator、RapidIO、千兆以太網(wǎng)和EDMA 等外設(shè)。由于芯片處理能力強(qiáng)，外設(shè)功能豐富，而且片內(nèi)集成了大量的硬件加速器，例如Packet Accelerator、Multicore Navigator等，可以廣泛地應(yīng)用在通信、雷達(dá)、聲納、火控、電子對(duì)抗等領(lǐng)域。圖1 是C6678 的內(nèi)部構(gòu)造圖 。

圖1：C6678 的內(nèi)部構(gòu)造圖

TMS320C6678 有8 個(gè)C66x 核，典型運(yùn)行速度是1GHz。每個(gè)核配置為：32KB Level 1 Data SRAM，它和DSP 核運(yùn)行在相同的速度上，可以被用作普通的數(shù)據(jù)存儲(chǔ)器或數(shù)據(jù)cache；32KB Level 1 Program SRAM,它和DSP 核運(yùn)行在相同的速度上，可以被用作普通的程序存儲(chǔ)器或程序cache；512KB LL2 SRAM,它的運(yùn)行速度是DSP 核的一半，可以被用作普通存儲(chǔ)器或cache，既可以存放數(shù)據(jù)也可以存放程序。所有DSP 核共享4MB SL2 SRAM,它的運(yùn)行速度是DSP 核的一半，既可以存放數(shù)據(jù)也可以存放程序。

一個(gè)64-bit 1333MTS DDR3 SDRAM 接口可以支持8GB外部擴(kuò)展存儲(chǔ)器。C6678 集成一個(gè)64-bit 1333MTS DDR3 SDRAM 接口，可以支持8GB 外部擴(kuò)展存儲(chǔ)器，既可以存放數(shù)據(jù)也可以存放程序。它的總線寬度也可以被配置成32 bits 或16 bits。存儲(chǔ)器訪問(wèn)性能對(duì) DSP 上軟件運(yùn)行的效率是非常關(guān)鍵的。在 C6678 DSP 上，所有的主模塊，包括多個(gè)DSP 核和多個(gè)DMA 都可以訪問(wèn)所有的存儲(chǔ)器。

每個(gè)DSP 核每個(gè)時(shí)鐘周期都可以執(zhí)行最多128 bits 的load 或store 操作。在1GHz 的時(shí)鐘頻率下，DSP 核訪問(wèn)L1D SRAM 的帶寬可以達(dá)到 16GB/S。當(dāng)訪問(wèn)二級(jí)(L2)存儲(chǔ)器或外部存儲(chǔ)器時(shí)，訪問(wèn)性能主要取決于訪問(wèn)的方式和cache。每個(gè) DSP 核有一個(gè)內(nèi)部 DMA (IDMA)，在 1GHz 的時(shí)鐘頻率下，它能支持高達(dá) 8GB/秒的傳輸。但I(xiàn)DMA 只能訪問(wèn)L1 和LL2 以及配置寄存器，它不能訪問(wèn)外部存儲(chǔ)器。

DSP 的內(nèi)部總線交換網(wǎng)絡(luò)，TeraNet，提供了C66x 核 (包括其本地存儲(chǔ)器)，外部存儲(chǔ)器，EDMA 控制器，和片上外設(shè)之間的互聯(lián)?？偣灿?10 個(gè) EDMA 傳輸控制器（用于快速數(shù)據(jù)交換）可以被配置起來(lái)同時(shí)執(zhí)行任意存儲(chǔ)器之間的數(shù)據(jù)傳輸。

芯片內(nèi)部有兩個(gè)主要的TeraNet 模塊，一個(gè)用 128 bit 總線連接每個(gè)端點(diǎn)，速度是DSP 核頻率的1/3，理論上，在1GHz 的器件上每個(gè)端口支持 5.333GB/秒的帶寬；另一個(gè)TeraNet 內(nèi)部總線交換網(wǎng)絡(luò)用 256 bit 總線連接每個(gè)端點(diǎn)，速度是DSP 核頻率的1/2，理論上，在1GHz 的器件上每個(gè)端口支持16GB/秒的帶寬。

TS201 與C6678 相比，在運(yùn)行速度、存儲(chǔ)器容量、功耗等性能上都遠(yuǎn)遠(yuǎn)落后。

2.2 FPGA芯片選型

FPGA 的選型主要考慮以下因素：

（1）高速串行互連接口包括SRIO、PCIe、以太網(wǎng)接口等；

（2）芯片內(nèi)部集成及DSP 運(yùn)算核數(shù)量和性能；

（3）可外接DDR3 或DDR4，支持FPGA 進(jìn)行海量數(shù)據(jù)的處理和存儲(chǔ)；

（4）邏輯資源及IO 資源。

UtraScale Plus 系列是Xilinx 公司于2017年推出的新一代超強(qiáng)性能FPGA，VU9P 是該系列的一種中高端型號(hào)。該種型號(hào)FPGA 芯片采用16nm 工藝，相比前面幾代產(chǎn)品，具備更高的接口帶寬和緩存帶寬，同時(shí)也內(nèi)嵌了更強(qiáng)的DSP計(jì)算單元和存儲(chǔ)單元。VU9P 的主要性能指標(biāo)如下：

（1）邏輯單元數(shù)：2586K；

（2）內(nèi)部RAM：400MB；

（3）DSP 處理單元數(shù)：6840 個(gè)；

（4）高速通道數(shù)（GTY）：120 路，單通道最高支持32.75Gbps；

（5）PCIe 通道：支持6 個(gè)PCIe3.0×16 通道；

（6）支持100GE 以太網(wǎng)互聯(lián)；

（7）DDR：支持多通道DDR4，理論速率可達(dá)3200 MT/s。

目前市面上常用的X7V690 的性能指標(biāo)如下：

（1）邏輯單元數(shù)：693K；

（2）內(nèi)部RAM：50MB；

（3）DSP 處理單元數(shù)：3600 個(gè)；

（4）高速通道數(shù)（GTX）：96 路，單通道最高支持28.05Gbps；

（5）PCIe 通道：支持PCIe3.0*8 通道；

（6）DDR：支持多通道DDR3，理論速率可達(dá)1833 MT/s。

從以上指標(biāo)可以明顯看出，XCVU9P 相較于V7：

（1）邏輯單元增加了近3 倍；

（2）RAM 資源增加7 倍；

（3）DSP 處理器單元增加了近1 倍；

（4）可控制存儲(chǔ)部件從DDR3 升級(jí)到DDR4，最大接口速率既生了1 倍。

因此，本文選用Xilinx 最新的Virtex-9 系列的FPGA。V9 作為Xilinx UtraScale Plus 系列高性能FPGA 的代表，內(nèi)嵌新一代GTY serdes 接口支持25Gbps 的高速互聯(lián)，其支持外掛DDR4，且DDR4 控制器最高速率可達(dá)2400MT/s。

2.3 信號(hào)處理平臺(tái)設(shè)計(jì)

2.3.1 硬件設(shè)計(jì)

單單將2 款高性能處理器拼湊在一起，對(duì)整個(gè)系統(tǒng)的性能提升并不明顯，因?yàn)橄到y(tǒng)性能的一個(gè)關(guān)鍵指標(biāo)也是瓶頸為數(shù)據(jù)通信。如果數(shù)據(jù)通信設(shè)計(jì)出現(xiàn)紕漏，高性能處理器之間就不能很好的相互補(bǔ)充，屆時(shí)不僅系統(tǒng)實(shí)現(xiàn)得不到更好的效果，反而浪費(fèi)了時(shí)間、人力和物力資源。針對(duì)這個(gè)問(wèn)題，同時(shí)為了最大限度的發(fā)揮兩個(gè)主芯片的信號(hào)處理能力，本文再對(duì)比各種信號(hào)處理機(jī)架構(gòu)后，還選用了一款Xilinx 公司的XC7Z045 作為OBC、一款I(lǐng)TD 公司的CPS1848 完成全系統(tǒng)SRIO 交換、一片BCM5396 進(jìn)行全系統(tǒng)網(wǎng)絡(luò)交換，用于板內(nèi)所有芯片的全RapidIO 鏈路、全網(wǎng)絡(luò)互聯(lián)，極大的提升了數(shù)據(jù)的傳輸通信效率。因?yàn)镽apidIO 以其傳輸效率高、系統(tǒng)成本低、系統(tǒng)穩(wěn)定性好的特點(diǎn)，使其在高性能嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。

經(jīng)仿真分析及合理化優(yōu)化修改，最終該信號(hào)處理機(jī)的硬件資源及主要技術(shù)指標(biāo)如下：

? FPGA 外掛4 簇DDR4

? FPGA 每簇DDR4 位寬64bit，容量2GB，數(shù)據(jù)速率2400Mb/s。

? FPGA 預(yù)留GPIO,TTL3V3 電平。

? DSP 處理器采用兩顆TI 8 核處理器TMS320C6678。

? 每片DSP 外掛一組64bit DDR3 顆粒，總?cè)萘?GB，數(shù)據(jù)速率1333Mb/s。

? DSP 采用NorFlash 加載模式，NorFlash 容量1GB。

? 4 個(gè)芯片 之間通過(guò)SRIO x4 互聯(lián)@5Gbps。

? 單電源輸入12v。

該信號(hào)處理機(jī)的主要技術(shù)指標(biāo)總結(jié)如表2所示。

表2：信號(hào)處理機(jī)硬件資源

如圖2所示，該信號(hào)處理機(jī)的硬件設(shè)計(jì)架構(gòu)的特點(diǎn)與創(chuàng)新點(diǎn)如下：

圖2：信號(hào)處理機(jī)硬件資源框圖

（1）集成了基于DSP 的通用信號(hào)處理器和超大規(guī)模FPGA 的專用硬件加速處理器，各個(gè)處理器具有獨(dú)立的數(shù)據(jù)緩存和高速數(shù)據(jù)通道，形成獨(dú)立的計(jì)算節(jié)點(diǎn)，具備一定的數(shù)據(jù)存儲(chǔ)、信息交換和處理能力，能夠獨(dú)立完成計(jì)算功能。模塊采用SRIO 總線構(gòu)成集中星型交換結(jié)構(gòu)，實(shí)現(xiàn)處理器之間的高帶寬、低延遲的全互聯(lián)數(shù)據(jù)交換，可以動(dòng)態(tài)形成串聯(lián)、并聯(lián)、主從等各種系統(tǒng)互聯(lián)拓?fù)?，支持串?并行流水線等各種處理架構(gòu)，支持各種信號(hào)和數(shù)據(jù)的處理運(yùn)算；

（2）計(jì)算節(jié)點(diǎn)能夠通過(guò)動(dòng)態(tài)參數(shù)配置、軟件在線加載、完全或局部重載等技術(shù)手段，實(shí)現(xiàn)計(jì)算節(jié)點(diǎn)的動(dòng)態(tài)可重構(gòu)與可擴(kuò)展。支持基于計(jì)算節(jié)點(diǎn)的故障或健康信息上報(bào)，隔離故障和亞健康節(jié)點(diǎn)，進(jìn)而進(jìn)行計(jì)算節(jié)點(diǎn)資源的動(dòng)態(tài)重組；

（3）由于模塊集成度高、布線密度大、電源品種多、核心電源電壓低、功率密度大等特點(diǎn)，模塊的信號(hào)完整性和電源完成性問(wèn)題較為突出。通過(guò)優(yōu)化電源設(shè)計(jì)，優(yōu)化布局布線，信號(hào)完整性仿真分析和高速電路測(cè)試驗(yàn)證等手段解決模塊信號(hào)完整性和電源完整性；

（4）由于模塊芯片密度大，單片熱耗高，對(duì)散熱設(shè)計(jì)要求較高，通過(guò)熱仿真分析，優(yōu)化散熱板設(shè)計(jì)解決模塊散熱問(wèn)題。

2.3.2 軟件設(shè)計(jì)

系統(tǒng)軟件設(shè)計(jì)由兩部分組成：DSP 軟件和FPGA 軟件。AD 數(shù)據(jù)預(yù)處理、雜波抑制和抗干擾在兩片F(xiàn)PGA 中完成，目標(biāo)檢測(cè)和點(diǎn)航跡處理在兩片DSP 中完成。工程應(yīng)用時(shí)計(jì)算任務(wù)分配如圖3所示。

圖3：信號(hào)處理機(jī)計(jì)算任務(wù)分配框圖

上述軟件架構(gòu)，實(shí)在充分分析無(wú)人機(jī)載雷達(dá)信號(hào)處理各個(gè)工作模塊所需硬件資源的基礎(chǔ)之上，充分發(fā)揮DSP 和FPGA 的優(yōu)點(diǎn)，將工程實(shí)現(xiàn)與算法仿真做到了一致。該種架構(gòu)流水作業(yè)處理雷達(dá)后端數(shù)據(jù)，工作過(guò)程中，每個(gè)芯片都處于運(yùn)行中，也進(jìn)一步最大限度的將芯片的性能發(fā)揮到最佳。

3 工程應(yīng)用

如圖1所示，信號(hào)處理模塊上使用2 片C6678 和2 片F(xiàn)PGA 以保證模塊的性能與功耗之間達(dá)到平衡統(tǒng)一。

結(jié)合無(wú)人機(jī)載雷達(dá)的實(shí)際需求，經(jīng)由仿真數(shù)據(jù)上電實(shí)測(cè)，模塊可實(shí)時(shí)處理單幀大小為128MB 的AD 數(shù)據(jù)，且模塊的峰值功耗<120W，可滿足未來(lái)無(wú)人機(jī)載預(yù)警雷達(dá)的作戰(zhàn)需求。表3所示為本方法與目前主流的機(jī)載信號(hào)處理機(jī)在同時(shí)處理速率4Gbps 的雷達(dá)實(shí)測(cè)數(shù)據(jù)時(shí)的對(duì)比分析。

表3：方案性能對(duì)比

由表3 可以看出，本文所提出的信號(hào)處理機(jī)實(shí)現(xiàn)方法，在保證完成所需性能基礎(chǔ)上，在功耗、重量等方面相比與常見(jiàn)的新信號(hào)處理機(jī)箱均實(shí)現(xiàn)了數(shù)量級(jí)的下降。

4 結(jié)束語(yǔ)

為了滿足無(wú)人機(jī)載雷達(dá)對(duì)于信號(hào)處理的高性能與低功耗之間的平衡，且伴隨著高性能FPAG 和多核DSP 有效的推動(dòng)了雷達(dá)信號(hào)處理機(jī)的研發(fā)與革新，本文選用了DSP+FPGA的架構(gòu)來(lái)實(shí)現(xiàn)。經(jīng)過(guò)仿真及實(shí)測(cè)數(shù)據(jù)分析，該種架構(gòu)可在百瓦功率、2 kg 量級(jí)以內(nèi)實(shí)現(xiàn)雷達(dá)的多通道實(shí)時(shí)信號(hào)處理，比機(jī)載預(yù)警常見(jiàn)的機(jī)箱單元平臺(tái)在功耗和重量方面均減小一個(gè)數(shù)量級(jí)，可滿足當(dāng)前無(wú)人機(jī)載雷達(dá)低功耗、長(zhǎng)航時(shí)的需求。