基于Sigrity在SDIO板級信號完整性仿真分析與優(yōu)化

王楚哲，蘇成悅，李 增，陳洪極，吳艷杰，李紅濤

(廣東工業(yè)大學(xué) 物理與光電工程學(xué)院，廣州 510006)

0 引言

隨著高集成度集成電路與高速板級電路的發(fā)展，印刷電路板的設(shè)計(jì)沿著更高傳輸速率、更高集成度發(fā)展，不斷提升電路端口間的傳輸速率與傳輸線走線密集程度是電路設(shè)計(jì)的趨勢所向。目前基于DDR4、USB 3.0、HDMI、串行總線的信號完整性都有學(xué)者研究[1-4]，且有極高參考價(jià)值與產(chǎn)品研發(fā)參考價(jià)值，但對于高速SDIO總線(安全數(shù)字輸入輸出，Secure Digital Input and Output)的研究卻缺少學(xué)者研究，只有劉繼平等學(xué)者對SDIO總線有若干研究[5]，但沒有基于板級信號完整性研究，不足以支撐起SDIO總線的信號完整性研究。

SDIO總線運(yùn)用于較多通信接口中，例如市場常見的WIFI、藍(lán)牙、GPS和802.11 b等，具有極高的使用價(jià)值?，F(xiàn)如今SDIO的最高信息傳輸速率可達(dá)到200 Mbps[6]，隨著更高速的板間傳輸頻率與更高走線密度、層疊結(jié)構(gòu)的電路板設(shè)計(jì)的需求，SDIO總線在全速通信速率下需要客服對抗噪聲干擾、線間的通信串?dāng)_、信號的過沖與振蕩等問題。

本文通過基于Cadence Sigrity仿真平臺，提出了一種針對高速SDIO總線拓?fù)浣Y(jié)構(gòu)和高速信號傳輸接口的設(shè)計(jì)方法，基于海思Hi3516EV200嵌入式平臺的設(shè)計(jì)、仿真與驗(yàn)證，提出一種針對SDIO總線的傳輸線設(shè)計(jì)方案指導(dǎo)意見，通過理論指導(dǎo)與仿真，較好的驗(yàn)證了本方案的可靠性，針對其他總線設(shè)計(jì)也具有一定的指導(dǎo)作用。

1 信號完整性理論分析

1.1 時(shí)域信號特征

時(shí)域信號是用數(shù)學(xué)手段表示信號量與時(shí)間之間的關(guān)系，以時(shí)間為橫軸，縱軸表示信號量，可以從圖中獲取信號量、噪聲、時(shí)序等數(shù)值與變化趨勢[7]。實(shí)際電路板中的信號量并不像理想中的那樣橫平豎直，常常會伴隨著過沖、下沖、振蕩、時(shí)延等不利因素，在信號的識別中，當(dāng)信號波形電壓高于某特定值VIH，認(rèn)為是邏輯低電平，反之當(dāng)?shù)陀赩IL時(shí)，認(rèn)為是高電平。

1.2 常見的信號完整性問題與修正策略

信號完整性問題可以泛指信號網(wǎng)絡(luò)中所有引起信號電壓與電流不正常的的因素，例如噪聲、干擾、串?dāng)_、阻抗突變等，這些因素可導(dǎo)致信號出現(xiàn)過沖、下沖、震蕩、反射、信號衰減等問題[8]。隨著信號傳輸頻率的升高，信號完整性問題會越發(fā)明顯，導(dǎo)體中存在較高的交變電流與交變電磁場，此時(shí)，導(dǎo)體內(nèi)部的電流分部不均勻，大部分電流集中存在于導(dǎo)體的“表面部分”，呈現(xiàn)出一種“趨膚效應(yīng)”，其果是導(dǎo)致導(dǎo)體呈現(xiàn)出的阻抗過大、功率升高的特征。

針對上述問題，已有較多學(xué)者做了研究，提出了很多寶貴的意見，有學(xué)者從線跡的長度、線跡阻抗、線跡間距以及數(shù)據(jù)速率的角度研究了PCB參數(shù)對USB 3.0信號完整性的影響[9]；有學(xué)者從層疊、蛇形布線、阻抗網(wǎng)絡(luò)的角度研究了高頻信號動態(tài)測試中的信號完整性分析[10]；有的學(xué)者通過分析過孔中心距、反焊盤直徑及地過孔數(shù)量研究了高速PCB中差分過孔分析與優(yōu)化[11]；還有的學(xué)者從層疊結(jié)構(gòu)、優(yōu)化匹配電阻、約束線間距及耦合長度的角度研究了基于Cadence的接收機(jī)信號完整性設(shè)計(jì)[12]，這些研究都給后來的研究者們提供了很好的研究參考。

1.3 PCB板級互連的鏈路分析

該問題可以修改結(jié)構(gòu)為遠(yuǎn)端拓?fù)?，即分支?jié)點(diǎn)離芯片較遠(yuǎn)，離端接接口較近，并盡可能靠近兩端口，可較好弱化影響。由于本實(shí)驗(yàn)的兩端口為SDIO底座與接插件，并且本文主要研究SDIO信號完整性，故修改為點(diǎn)對點(diǎn)連接拓補(bǔ)結(jié)構(gòu)。

1.4 傳輸線理論

傳輸線模型可以理解成為無數(shù)段分段模型組合而成，信號上升沿相當(dāng)于逐步給各個寄生電容充電，傳輸線中的寄生電感會阻礙傳輸線電流的變化，影響下一個寄生電容的充電，進(jìn)而影響信號在傳輸線上的傳輸，圖1為傳輸線等效分段模型圖。

圖1 傳輸線等效分段模型

對傳輸線的分析可以通過引入特征阻抗的概念來分析信號傳輸，對上圖傳輸線等效分段電路模型分析，由柯希荷夫電壓定律可得：

v(z+△z,t)=0

(1)

由柯希荷夫電流定律可得：

i(z+△z,t) = 0

(2)

將式(1)與式(2)除以△z，并取△z->0的極限可得電報(bào)方程式，即時(shí)域的傳輸線方程式。

(3)

(4)

聯(lián)立式(3)與式(4)可得傳輸線電壓與電流之波動方程式：

d2V(z)/dz2=γ2V(z)=0

(5)

d2I(z)/dz2=γ2I(z)=0

(6)

其中：

(7)

其中:α可稱為損耗常數(shù)；β可稱為相位或速度常數(shù)，式(5)與式(6)的電壓與電流解為：

V(z)=V0+e-γz+V0-eγz

(8)

I(z)=I0+e-γz+I0-eγz

(9)

其中將式(8)帶入式(3)可得傳輸線的電流波：

(10)

比較式(10)與式(9)，可得傳輸線的特征阻抗：

(11)

用時(shí)域表示電壓波的相位可得：

v(z,t) = |V0+|cos(wt-βz+φ+)e-αz+

|V0-|cos(wt+βz+φ-)eαz

(12)

其中:z是傳輸線的長度變量，t是時(shí)間變量，表示為在傳輸線z點(diǎn)處、t時(shí)間的電壓。

1.5 信號板級互連中呈現(xiàn)的特征

信號的傳輸過程中存在不同的損耗，根據(jù)電磁場和微波理論，PCB傳輸損耗主要由介質(zhì)損耗、導(dǎo)體損耗和輻射損耗三部分組成，這里主要研究介質(zhì)損耗、導(dǎo)體損耗對信號完整性的影響[13]。如圖2所示，傳輸線的損耗隨著頻率的升高，回波損耗上升，插入損耗減小，低頻率下傳輸效率高，使信號呈現(xiàn)出一種“低通特性”。頻率高于某一界限后，系統(tǒng)將不再滿足要求，這些頻率點(diǎn)所產(chǎn)生的回波損耗已超出了標(biāo)準(zhǔn)所規(guī)定的極限。

圖2 傳輸線中的S參數(shù)

2 基于Hi3516EV200的SDIO信號鏈路

2.1 Hi3516EV200項(xiàng)目SDIO實(shí)例介紹

為解決SDIO接口傳輸系統(tǒng)設(shè)計(jì)出現(xiàn)的普遍性問題，本研究基于海思音視頻處理芯片Hi3516EV200，研究SDIO總線板級傳輸線的信號完整性問題，通過Cadence Sigrity 的Power SI與Speed 2000工具分析在500 MHz頻率內(nèi)范圍的S參數(shù)與時(shí)域波形圖。

該系統(tǒng)通過SDIO接口將主控芯片連接至WiFi模組，在WiFi環(huán)境下將主控芯片處理后的視頻文件傳輸至客戶端，有較高的傳輸品質(zhì)需求。

2.2 SDIO信號存在的問題

在該系統(tǒng)的信號傳輸線設(shè)計(jì)中我們發(fā)現(xiàn)以下問題，系統(tǒng)將采集的視頻信號傳輸?shù)娇蛻舳诉^程中，出現(xiàn)明顯的卡頓、斷流、畫面模糊等情況。通過Linux系統(tǒng)內(nèi)的網(wǎng)絡(luò)性能測試工具iperf測試發(fā)現(xiàn)，不同的電路板設(shè)計(jì)有不同的帶寬性能，不同的視頻傳輸品質(zhì)。

2.3 頻域SDIO信號的S參數(shù)分析

S參數(shù)即散射參數(shù)，是建立在入射波與反射波之間的用于微波電路分析的網(wǎng)絡(luò)參數(shù)，S參數(shù)較多的作為頻域傳輸線模型來分析描述傳輸線的特性，用于描述和分析各端口之間的特性。

在S參數(shù)傳輸線模型分析中，最常用的是S11與S21，分別表示是回波損耗和插入損耗，Sij即從Port i端口測得的反射波與Port j端口的入射波對比值。從這里可以看到S11越小代表反射越小，S21越大相當(dāng)于越小的傳輸損耗。S31與S41分別代表近端串?dāng)_與遠(yuǎn)端串?dāng)_，一般越小越好，串?dāng)_的比值一般小于40 dB，本研究中串?dāng)_符合要求，因此不著重研究串?dāng)_。

2.4 頻域SDIO信號的優(yōu)化辦法

通過上述分析，本文將對印制電路板層疊結(jié)構(gòu)、層疊順序、傳輸線長度、轉(zhuǎn)換層處地過孔、信號線過孔數(shù)量5個方面對SDIO的板級傳輸線信號完整性研究分析。

本文將通過定量分析法對SDIO傳輸線的信號完整性進(jìn)行仿真分析，基于Cadence Sigrity的IBIS 4.1模型，以S參數(shù)分析與時(shí)域分析相結(jié)合，解決SDIO接口傳輸線的質(zhì)量問題，并提出一種SDIO傳輸線的設(shè)計(jì)指導(dǎo)意見。

3 基于Hi3516EV200項(xiàng)目SDIO信號完整性分析

3.1 SDIO信號完整性鏈路模型搭建

系統(tǒng)以Hi3516EV200作為信號輸出，SD Card底座作為接收端。首先通過Power SI提取模型，做S參數(shù)的分析。使能后設(shè)置電路板的層疊結(jié)構(gòu)、電阻電容過孔的模型、模型的材料屬性及其參數(shù)、傳輸線的阻抗，配置端口阻抗，在仿真頻率下捕獲S參數(shù)。其次通過使用Speed 2000進(jìn)行快速時(shí)域分析，設(shè)置好印刷電路板信息之后，設(shè)置端口IBIS模型并配置參數(shù)。

3.2 IBIS 4.1信號特征分析

傳統(tǒng)的Spice模型運(yùn)算速度低，復(fù)雜度低，不能很好地反應(yīng)模型的輸入輸出特性。本文采用的IBIS 4.1模型不僅僅速度有明顯提升，并增加了已有技術(shù)的復(fù)雜性，可較好的作為仿真模型[14-15]。IBIS模型(輸入輸出緩沖接口特性，Input/output Buffer Interface Specification)的可靠性是進(jìn)行信號完整性分析的前提，用Model Integrity分析Hi3516EV200的IBIS 4.1模型，在IBIS規(guī)范中，對pullup來說，pullup指負(fù)責(zé)上拉的NMOS，V=VCC-VOUT，對pulldown來說，pulldown指負(fù)責(zé)下拉的PMOS，V=VOUT。對IBIS io16_dgf_3V3_3ma文本進(jìn)行解析，圖3為在電流值在典型值(Typ)、最小值(Min)、最大值(Max)情況下pullup、pulldown、I- V的SDIO接口GPIO的電壓和電流關(guān)系曲線。

圖3 IBIS模型的pullup、pulldown、I- V測試圖

3.3 SDIO信號完整性鏈路分析的關(guān)鍵設(shè)計(jì)

板級信號完整性需考慮電路中電壓與電流的瞬時(shí)關(guān)系，即特征阻抗，對于單端阻抗，若傳輸線阻抗不連續(xù)，會產(chǎn)生信號反射，傳輸線間的耦合也會影響特征阻抗，進(jìn)而產(chǎn)生串?dāng)_[16-18]。板級傳輸線可大致分為微帶線(stripline)與帶狀線(microstrip)，微帶線是走在表面層的信號線，帶狀線是埋在PCB內(nèi)部的走線，阻抗計(jì)算公式如式(2)和式(3)所示，表中εr為FR4介質(zhì)的介電常數(shù)，w為走線寬度，t為走線厚度，h為走線與平面層間距。

(13)

(14)

在印制電路板中，走線與平面層之間填充絕緣介質(zhì)，常用環(huán)氧樹脂玻璃纖維材料(FR4)，層疊結(jié)構(gòu)的幾何尺寸影響板級傳輸線的阻抗，如圖4所示為四層板的層疊結(jié)構(gòu)，包含銅箔、半固化片和芯板，后兩者用FR4填充。由上公式可得，層疊結(jié)構(gòu)中，每一層結(jié)構(gòu)的厚度以及材質(zhì)介電常數(shù)都會影響特征阻抗。

圖4 印制電路板的層疊結(jié)構(gòu)

3.4 SDIO信號仿真結(jié)果及眼圖分析

仿真結(jié)果如圖5所示，由圖5(a)傳輸線的S11參數(shù)所示，隨著電路板頻率升高，S11反射系數(shù)過高，在340 MHz頻率附近，信號有明顯諧波，諧波約在-1.5 dB，造成該頻段處信號反射功率增大。如圖5(b)時(shí)域信號圖所示，信號有明顯過沖與下沖，容性負(fù)載過高，低電平維持時(shí)間過短，高電平最高到4 V，低電平最低為-0.9 V，并且六路信號波形重合度太低，時(shí)延嚴(yán)重。如圖5(c)信號眼圖所示，眼圖中信號交叉點(diǎn)過高，遠(yuǎn)大于最優(yōu)解的1/2電平，即1.65 V，高電平持續(xù)時(shí)間比例長，眼圖的“眼睛”張開幅度過小，信號有明顯的振蕩、過沖、下沖與反射現(xiàn)象。

圖5 優(yōu)化前仿真結(jié)果

在信號的識別中，當(dāng)信號電壓波形高于某特定值VIH，認(rèn)為是邏輯高電平，反之當(dāng)?shù)陀赩IL時(shí)，認(rèn)為是邏輯低電平，SDIO信號的VIH為2.0 V，VIL為0.8 V，后文的時(shí)域波形信號分析中將對此作為重要判定依據(jù)。如圖5所示為優(yōu)化前的仿真圖，從時(shí)域信號圖與眼圖可發(fā)現(xiàn)，高低電平維持時(shí)間不一致，高電平維持時(shí)間約為2.231 ns，低電平維持時(shí)間約為1.219 ns，誤差率較高，不利于信號采樣，低電平處有明顯抖動，且極接近VIL，對信號的識別與采樣造成影響。

4 基于Hi3516EV200項(xiàng)目SDIO信號問題的解決辦法

4.1 層疊結(jié)構(gòu)對SDIO信號的影響

通過比對國內(nèi)廠商常用的層疊結(jié)構(gòu)：層疊1、層疊2、層疊3，利用Cadence Sigrity軟件分析層疊結(jié)構(gòu)對板級傳輸線阻抗的影響。3種層疊結(jié)構(gòu)傳輸線阻抗測試結(jié)果如表1所示，在相同電路傳輸線設(shè)計(jì)情況下層疊2結(jié)構(gòu)走線阻抗為48.95 Ohm，誤差為1.05 Ohm，其他兩項(xiàng)層疊結(jié)構(gòu)誤差約為20 Ohm，誤差較高。層疊結(jié)構(gòu)對傳輸線阻抗影響較大，后面電路板設(shè)計(jì)中采用層疊2結(jié)構(gòu)。

表1 3種層疊結(jié)構(gòu)的阻抗

通過Power SI對3種層疊結(jié)構(gòu)做S參數(shù)仿真分析，結(jié)果如圖6所示，包含3種層疊結(jié)構(gòu)六根傳輸線的回波損耗，從低頻到高頻，層疊2相比其他層疊的S11的值低0.4 dB至0.8 dB，有更好的回波損耗效應(yīng)，由此可見，層疊結(jié)構(gòu)對S11影響較大，層疊2相對較好。

圖6 3種層疊結(jié)構(gòu)的S11

由圖7分析可得，層疊2的時(shí)域電平信號過沖最高值低于層疊1與層疊3，低大約0.35 V，約占3.3 V電平信號的10%，下沖大約低0.5 V，約占3.3 V電平信號的15%，層疊2的抖動幅度也明顯低于其他兩組，因此，層疊2的信號完整性明顯更優(yōu)。

圖7 3種層疊結(jié)構(gòu)的時(shí)域圖

4.2 層疊順序?qū)DIO信號的影響

本實(shí)驗(yàn)采用的四層印制電路板中，元器件放置在TOP層，常規(guī)層疊順序有兩種：層疊一：S1-G-P-S2與層疊二：S1-P-G-S2。對兩種層疊順序做S11參數(shù)分析。

結(jié)果對比發(fā)現(xiàn)，層疊一相比于層疊二S11參數(shù)較大，波形抖動較嚴(yán)重，傳輸線有較為嚴(yán)重的信號諧振，六根線傳輸線之間回波損耗有不小誤差，因此，可以論證層疊順序?qū)π盘柾暾杂绊戄^大，也可較好的修正諧振，本研究后續(xù)采用層疊二。

4.3 信號線長度對SDIO的影響

研究走線長度對傳輸線信號完整性的影響有重要意義，也是較多學(xué)者研究的對象。本實(shí)驗(yàn)采用短、中、長3種信號線走線長度做實(shí)驗(yàn)對象，六根傳輸線平均長度為757 mil、1 137 mil、2 137 mil，提取S11參數(shù)分析。

圖8 兩種層疊結(jié)構(gòu)傳輸線的S11參數(shù)

由圖9分析可得，信號線長度對S參數(shù)影響較大，S11參數(shù)與傳輸線長度成正比如圖9(e)所示同根走線影響較大處有8.341 2 dB，分析可得走線越短，信號回波反射越小，傳輸效率越高，且傳輸線長度對S11影響較大。

圖9 3種走線長度傳輸線的S11參數(shù)

由圖10可得，信號線長度對時(shí)域波形影響較大，長度最短波形過沖與振蕩明顯優(yōu)于其他兩組，波形抖動明顯。綜上所述，信號線長度對信號完整性影響較大，信號線的長度應(yīng)盡可能的短，做好對信號傳輸線轉(zhuǎn)角處的處理，減小板間其他干擾源對信號傳輸線的影響，并做好阻抗匹配。

圖10 3種走線長度傳輸線的時(shí)域圖

4.4 地過孔對SDIO信號的影響

研究信號換層處加地過孔，增大回流對信號完整性的影響也是較多學(xué)者研究的重點(diǎn)對象，本實(shí)驗(yàn)對地過孔設(shè)計(jì)無、少、多，三組實(shí)驗(yàn)對象，分別為0個、10個、30個，研究信號完整性。

由圖11可見，在信號換層附近，打上地過孔，增加信號回流，圖12(d)可得，可微小的改善SDIO設(shè)計(jì)信號完整性，改善幅度一般，但對信號回流有積極的影響，可作為一種優(yōu)化方案。

圖11 3種地過孔數(shù)量傳輸線的回波損耗

圖12 3種地過孔數(shù)量傳輸線的時(shí)域圖

4.5 過孔數(shù)量對SDIO信號的影響

研究信號線中過孔數(shù)量對信號完整性的影響有重要意義，本實(shí)驗(yàn)研究信號線在沒有打過孔，經(jīng)過一對過孔，經(jīng)過兩對過孔，經(jīng)過三對過孔，4種情況下S參數(shù)的提取、與時(shí)域圖進(jìn)行研究分析。

如圖13所示，在S11參數(shù)中，四組對象最大相差在2.2 dB，且無過孔情況，信號反射最小，信號傳輸效率最高，隨著過孔數(shù)量的上升，信號回波損耗明顯增大。

圖13 四組信號線過孔數(shù)量傳輸線的回波損耗

由圖14可得，4種對象之間有不小的影響，特別是在過沖，下沖，振蕩部分，其中無過孔的情況，在過沖，下沖，振蕩部分有明顯優(yōu)化，波形較為平緩。

圖14 四組信號線過孔數(shù)量傳輸線的時(shí)域圖

4.6 SDIO信號優(yōu)化前后的對比

通過不斷的優(yōu)化層疊結(jié)構(gòu)、層疊順序、傳輸線長度、地過孔、過孔數(shù)目，實(shí)驗(yàn)結(jié)果如圖15所示，對S11參數(shù)，時(shí)域信號圖，眼圖3個方面分析。

圖15 信號優(yōu)化前后對比

將優(yōu)化前后的S11參數(shù)，時(shí)域波形圖，眼圖對比，得到結(jié)論，將優(yōu)化后的S參數(shù)進(jìn)行對比，如圖15(a),(b)所示，優(yōu)化后500 MHz頻點(diǎn)下S11峰值功率下降了6 B，回波反射從0 Hz到500 MHz反射系數(shù)明顯下降，反射功率得到了有效的減小，信號的損耗也得到了有效的控制。

時(shí)域波形優(yōu)化效果較為明顯，如圖15(c),(d)所示，優(yōu)化前信號過沖較大，最高過沖幅度達(dá)4 V，優(yōu)化之后過沖減小為3.5 V，且信號的保持時(shí)間明顯加長，更利于信號被鎖存和采樣，優(yōu)化前信號在低電平處有明顯的單調(diào)性失真，該失真會造成信號建立時(shí)間加長，經(jīng)過優(yōu)化后，解決了單調(diào)性失真的問題，低電平保持脈寬變寬，更利于信號鎖存與采樣，信號的穩(wěn)定性進(jìn)一步增強(qiáng)。

如圖15(e),(f)所示，優(yōu)化前眼圖交叉點(diǎn)過高，遠(yuǎn)大于最優(yōu)的1/2電平，“眼睛”張開幅度過小，優(yōu)化后交叉點(diǎn)接近1/2處，“眼睛”張開幅度擴(kuò)大明顯，優(yōu)化后眼圖VIH高電平、VIL低電平較之前有明顯提升，信號完整性增強(qiáng)，信號誤碼率減小。

5 結(jié)束語

本文研究了SDIO總線在板級的信號完整性分析，通過提取傳輸線的S參數(shù)，分析S11參數(shù)曲線、時(shí)域信號圖和眼圖，在層疊結(jié)構(gòu)、層疊順序、走線長度、地過孔、過孔數(shù)目中提出優(yōu)化方案以及得到優(yōu)化結(jié)果，對SDIO信號的設(shè)計(jì)有較好的提升，并提出SDIO信號的設(shè)計(jì)規(guī)范：1)層疊結(jié)構(gòu)對傳輸線阻抗影響較大，是設(shè)計(jì)走線的先決要輸；2)走線長度應(yīng)盡可能的短，且平滑，盡可能少打過孔，對信號完整性有較大影響；3)信號線轉(zhuǎn)換層處應(yīng)盡可能多放置過孔，可增加信號回流；4)一對一的拓?fù)浣Y(jié)構(gòu)對信號完整性的提升有明顯作用。本文提出的仿真分析方案不僅僅適用于SDIO信號，也適用于其他種類的高速信號，對解決PCB設(shè)計(jì)過程中的信號完整性問題有的指導(dǎo)作用。