換相電壓負(fù)序分量對(duì)LCC-HVDC輸電系統(tǒng)換相的影響分析及其抑制策略

劉 對(duì)，李曉華，蔡澤祥，殷珊珊

（華南理工大學(xué) 電力學(xué)院，廣東 廣州 510640）

0 引言

傳統(tǒng)的基于電網(wǎng)換相換流器的高壓直流（LCCHVDC）輸電系統(tǒng)因具有建設(shè)成本相對(duì)低、傳輸容量大、功率調(diào)節(jié)靈活等優(yōu)點(diǎn)在電網(wǎng)中得到了大規(guī)模應(yīng)用［1］。然而晶閘管器件的半控特性及LCC-HVDC 輸電系統(tǒng)的正常運(yùn)行以基波正序換相電壓為前提進(jìn)行分析，這就使得換相失敗、多次換相失敗可能會(huì)在逆變側(cè)交流系統(tǒng)發(fā)生故障時(shí)出現(xiàn)。此時(shí)系統(tǒng)中的電氣量會(huì)發(fā)生劇烈的變化，這將對(duì)交直流混聯(lián)電網(wǎng)的安全穩(wěn)定運(yùn)行提出巨大挑戰(zhàn)［2］。

目前，國(guó)內(nèi)外學(xué)者針對(duì)LCC-HVDC 輸電系統(tǒng)換相失敗方面的問(wèn)題做了大量的研究。針對(duì)多次換相失敗機(jī)理研究，文獻(xiàn)［3］運(yùn)用諧波電壓-時(shí)間面積方法來(lái)分析LCC-HVDC 輸電系統(tǒng)多次換相失敗機(jī)理，發(fā)現(xiàn)導(dǎo)致后續(xù)換相失敗的主要原因是故障恢復(fù)期間的諧波，然而文中并沒(méi)有給出相應(yīng)的抑制措施。文獻(xiàn)［4］以我國(guó)某特高壓主變充電為例，說(shuō)明了勵(lì)磁涌流導(dǎo)致?lián)Q流母線畸變從而導(dǎo)致周期性換相失敗，但發(fā)生故障與勵(lì)磁涌流所引起的諧波特性存在一定差異。文獻(xiàn)［5］通過(guò)分析證明，在不對(duì)稱(chēng)故障下系統(tǒng)的觸發(fā)角會(huì)表現(xiàn)出周期性波動(dòng)，從而引發(fā)多次換相失?。徊⒃诜治龅幕A(chǔ)上給出了相應(yīng)的抑制措施，但沒(méi)有分析對(duì)稱(chēng)故障下系統(tǒng)觸發(fā)角對(duì)LCC-HVDC輸電系統(tǒng)換相失敗的影響。文獻(xiàn)［6］從鎖相環(huán)的角度出發(fā)，指出了傳統(tǒng)的同步旋轉(zhuǎn)坐標(biāo)鎖相環(huán)（SRF-PLL）在故障下存在的問(wèn)題并提出抑制多次換相失敗的方法，但并未給出故障過(guò)程中鎖相環(huán)受影響的理論分析。

針對(duì)換相失敗抑制問(wèn)題，文獻(xiàn)［7］采用換相失敗預(yù)測(cè)控制來(lái)抑制LCC-HVDC 輸電系統(tǒng)的換相失敗，然而需要快速地檢測(cè)電壓幅值以及零序分量以實(shí)現(xiàn)該抑制效果。文獻(xiàn)［8］提出采用交流量來(lái)啟動(dòng)低壓限流環(huán)節(jié)以達(dá)到換相失敗抑制的作用，但在直流側(cè)線路發(fā)生故障時(shí)該方法沒(méi)有預(yù)想的優(yōu)勢(shì)。文獻(xiàn)［9］通過(guò)分別在低壓限流環(huán)節(jié)前增加虛擬電阻、電感來(lái)改進(jìn)啟動(dòng)電壓，對(duì)抑制多次換相失敗有一定的效果，然而在故障恢復(fù)期間虛擬電阻、電感的存在導(dǎo)致恢復(fù)速度較慢。文獻(xiàn)［10］從控制的層面進(jìn)行改進(jìn)，以減少換相失敗的發(fā)生，但這些方法同樣需要較高的檢測(cè)速度。文獻(xiàn)［11］提出采用虛擬換相面積缺乏量來(lái)確定電流的參考值，但該方法受延時(shí)條件制約。此外，換流器拓?fù)涓脑欤?2］、無(wú)功補(bǔ)償裝置［13］、改進(jìn)電流偏差［14］等方法也可以抑制換相失敗。雖然上述方法可以抑制換相失敗，但鎖相環(huán)的暫態(tài)性能對(duì)LCCHVDC 輸電系統(tǒng)的影響研究較少。文獻(xiàn)［15］從畸變電壓對(duì)鎖相環(huán)的影響出發(fā)分析了LCC-HVDC輸電系統(tǒng)的運(yùn)行特性，但在后續(xù)分析中認(rèn)為鎖相環(huán)鎖定的仍是正序基波電壓。

鑒于此，本文基于逆變側(cè)交流系統(tǒng)故障下?lián)Q相電壓負(fù)序分量的分析結(jié)果，對(duì)LCC-HVDC 輸電系統(tǒng)的鎖相環(huán)進(jìn)行改進(jìn)。首先定量解析了換相電壓負(fù)序分量對(duì)鎖相環(huán)的影響；然后結(jié)合換相電壓-時(shí)間面積方法定性分析了換相電壓負(fù)序分量對(duì)LCC-HVDC輸電系統(tǒng)換相的影響；最后提出了多次換相失敗抑制策略的雙二階廣義積分器鎖相環(huán)（DSOGI-PLL）改進(jìn)方法。該方法首先利用具有正、負(fù)序分離特性的相序解耦諧振（SDR）控制器，提取換相電壓正序分量以減少后續(xù)低次諧波濾除的負(fù)擔(dān)；然后采用雙二階廣義積分-正交信號(hào)發(fā)生器（SOGI-QSG）對(duì)該正序電壓再次分離并消除諧波；最后應(yīng)用正交諧波消除模塊（QHCM）濾除低次諧波，從而完成電網(wǎng)電壓相位的快速、準(zhǔn)確追蹤。在LCC-HVDC 輸電系統(tǒng)中應(yīng)用該鎖相環(huán)，通過(guò)PSCAD／EMTDC 仿真驗(yàn)證了所提改進(jìn)DSOGI-PLL 的快速性與準(zhǔn)確性。仿真結(jié)果表明，采用所提改進(jìn)方法能夠減少系統(tǒng)在故障持續(xù)期間發(fā)生換相失敗的概率，可為多次換相失敗的抑制提供參考。

1 換相電壓負(fù)序分量對(duì)LCC-HVDC 輸電系統(tǒng)的影響分析

傳統(tǒng)電力系統(tǒng)中一般認(rèn)為發(fā)生對(duì)稱(chēng)故障時(shí)不存在負(fù)序分量（或負(fù)序分量較小可以忽略），負(fù)序分量?jī)H出現(xiàn)在不對(duì)稱(chēng)故障中。然而在LCC-HVDC輸電系統(tǒng)中，由于控制系統(tǒng)的作用，在換流母線處發(fā)生對(duì)稱(chēng)故障時(shí)也將出現(xiàn)較大的換相電壓負(fù)序分量。

1.1 換流母線不同故障下?lián)Q相電壓負(fù)序分量的對(duì)比

為了驗(yàn)證LCC-HVDC輸電系統(tǒng)中逆變側(cè)換流母線對(duì)稱(chēng)故障下同樣會(huì)出現(xiàn)較大的換相電壓負(fù)序分量，以文獻(xiàn)［16］中的CIGRE HVDC 模型為例進(jìn)行說(shuō)明，分別在單相接地短路、三相短路、相間接地短路、相間短路故障下進(jìn)行仿真驗(yàn)證。設(shè)故障發(fā)生時(shí)刻為第2 s，持續(xù)時(shí)間為0.5 s，接地短路故障和相間故障中的接地電感和相間電感均為0.9 H。不同故障下?lián)Q流母線負(fù)序電壓低次諧波分量U的分布情況見(jiàn)附錄A圖A1。

對(duì)比圖A1 所示各故障下?lián)Q流母線負(fù)序電壓低次諧波分量可以發(fā)現(xiàn)，在LCC-HVDC 輸電系統(tǒng)中即使發(fā)生對(duì)稱(chēng)故障，其U的含量也基本與發(fā)生不對(duì)稱(chēng)故障時(shí)相持平。同時(shí)由于LCC-HVDC輸電系統(tǒng)的觸發(fā)、控制以及保護(hù)系統(tǒng)大多以正序基波電壓為基礎(chǔ)進(jìn)行設(shè)計(jì)，當(dāng)系統(tǒng)發(fā)生故障時(shí)，控制系統(tǒng)的調(diào)節(jié)作用所產(chǎn)生的換相電壓負(fù)序分量將導(dǎo)致系統(tǒng)再次出現(xiàn)不平衡量。因此，當(dāng)交流系統(tǒng)發(fā)生故障時(shí)，應(yīng)著重考慮換相電壓負(fù)序分量對(duì)LCC-HVDC輸電系統(tǒng)的影響。

1.2 換相電壓負(fù)序分量對(duì)LCC-HVDC 輸電系統(tǒng)鎖相觸發(fā)的影響分析

根據(jù)前文分析，逆變側(cè)交流母線無(wú)論發(fā)生對(duì)稱(chēng)還是非對(duì)稱(chēng)故障，LCC-HVDC 輸電系統(tǒng)換流母線中換相電壓負(fù)序電壓低次諧波含量均較高。這也表明此時(shí)系統(tǒng)的三相電壓不平衡程度較高，下面將重點(diǎn)分析三相電壓不平衡時(shí)對(duì)鎖相環(huán)的影響。設(shè)三相不平衡電壓ua、ub、uc為：

式中：Ug為電網(wǎng)電壓幅值；ξ、ψ分別為b、c 相電壓不平衡度；θ0為ua的初相位。根據(jù)Clark 變換，三相電壓在α β坐標(biāo)系下的表達(dá)式為：

式中：θ為α軸超前a軸的夾角。由式（2）、（3）可知，A、B為三相電壓不平衡量。同樣根據(jù)Clark 變換，dq坐標(biāo)系下三相電壓q軸分量為：

式中：θ′為d軸超前a軸的夾角。由于θ≈θ′，則uq所含有的誤差Δe為：

由式（5）可知：三相電壓不平衡將引起一個(gè)2 倍頻振蕩的鎖相誤差；該誤差也將影響鎖相環(huán)的精度，從而影響LCC-HVDC輸電系統(tǒng)的正常運(yùn)行。

1.3 鎖相觸發(fā)對(duì)LCC-HVDC輸電系統(tǒng)的影響分析

LCC-HVDC 輸電系統(tǒng)一般采用12 脈動(dòng)換流器，附錄A 圖A2 為CIGRE HVDC 模型中換流器接線圖。CIGRE HVDC 模型中采用SRF-PLL 來(lái)跟蹤換相電壓的相位［16］；換流閥VY1—VY6、VD1—VD6按照VY1-VD1-VY2-VD2-…-VY6-VD6-VY1-VD1的順序輪流導(dǎo)通，觸發(fā)脈沖間隔為30°。

由圖A2 可知，換流閥的換相過(guò)程是2 個(gè)換相電路中電感元件能量倒換的過(guò)程。因此，換相完成需要足夠的電壓-時(shí)間面積S0予以驅(qū)動(dòng)。下面以VY4向VY6換相為例定性說(shuō)明鎖相觸發(fā)對(duì)LCC-HVDC 輸電系統(tǒng)的影響，其換相過(guò)程見(jiàn)附錄A 圖A3。故障后提前觸發(fā)時(shí)刻tq、滯后觸發(fā)時(shí)刻th提供的最大換相電壓時(shí)間面積分別記為S′max、S″max，其表達(dá)式如式（6）所示。

式中：u′Yab為故障后換相電壓；t3為故障后換相失敗臨界時(shí)刻。比較式（6）中的S′max、S″max與圖A3 所示陰影部分S0可知，觸發(fā)時(shí)刻與換相過(guò)程存在一定的關(guān)聯(lián)，而觸發(fā)時(shí)刻的準(zhǔn)確與否受鎖相環(huán)的影響。

由上述分析可知，故障情況下各觸發(fā)脈沖發(fā)生器的輸入信號(hào)將受到電壓不平衡以及諧波的影響，影響LCC-HVDC 輸電系統(tǒng)的正常換相，進(jìn)而誘發(fā)換相失敗［6］。研究發(fā)現(xiàn)，交流系統(tǒng)故障后LCC-HVDC輸電系統(tǒng)的首次換相失敗一般難以消除，但在故障未及時(shí)消除時(shí)，應(yīng)該降低換相失敗在LCC-HVDC 輸電系統(tǒng)恢復(fù)過(guò)程中再次發(fā)生的概率［6］。然而，實(shí)際運(yùn)行中的LCC-HVDC輸電系統(tǒng)受換相電壓負(fù)序分量以及諧波的影響較大。因此，實(shí)現(xiàn)快速、準(zhǔn)確的鎖相觸發(fā)需首要考慮對(duì)換相電壓負(fù)序分量以及諧波的處理。

2 改進(jìn)的DSOGI-PLL

基于上述問(wèn)題，本文提出一種可抑制LCC-HVDC輸電系統(tǒng)多次換相失敗的鎖相方法。DSOGI-PLL具有一定濾波功能，故在諧波含量較少時(shí)，基波信息能夠被有效提取。然而，當(dāng)電壓不對(duì)稱(chēng)或者諧波含量較高時(shí)，DSOGI-PLL 同樣會(huì)受不對(duì)稱(chēng)度及諧波的影響，進(jìn)而不能較準(zhǔn)確地追蹤同步信號(hào)。因此，DSOGI-PLL需要提升這方面的魯棒性才能得以廣泛應(yīng)用。

2.1 SDR控制器

為了避免負(fù)序分量對(duì)鎖相環(huán)的影響，正序分量的有效提取成為三相電壓不平衡時(shí)需要解決的重要問(wèn)題。由于SDR 控制器具有較好正、負(fù)序分量分離的特性，鎖相環(huán)中可以借鑒這一特性進(jìn)行設(shè)計(jì)［17］。SDR 控制器正、負(fù)序分量分離過(guò)程的傳遞函數(shù)GPSDR(s)、GNSDR(s)表達(dá)式如式（7）所示。

式中：uαβ=[uα uβ]為SDR 控制器在α β坐標(biāo)系下的輸入電壓。當(dāng)ω0=100 rad／s、ωc=150 rad／s 時(shí)，傳遞函數(shù)的伯德圖如附錄B 圖B1 所示。由圖可知，SDR 控制器本質(zhì)上為諧振控制器，基波正序分量可以通過(guò)選取適當(dāng)?shù)摩豤來(lái)提取。不同ωc（ωc分別為100、150、200 rad／s）下正序SDR 控制器伯德圖如附錄B 圖B2 所示。對(duì)比圖B2 中曲線可知，控制器的帶寬、響應(yīng)速度與參數(shù)ωc呈正相關(guān)，而增益衰減作用與參數(shù)ωc呈負(fù)相關(guān)。綜合考慮本文的ωc取為100 rad／s。另外，通過(guò)對(duì)式（7）、（8）整理可得：

此時(shí)，正、負(fù)序分量在α β坐標(biāo)系下存在式（10）所示關(guān)系。

通過(guò)式（9）、（10）即可得到SDR 控制器的控制結(jié)構(gòu)框圖如附錄B 圖B3 所示。經(jīng)上述分析可知，通過(guò)SDR 控制器后換相電壓正、負(fù)序分量被解耦，負(fù)序分量對(duì)輸出的正序分量影響將大幅減小。

2.2 SGOI-QSG結(jié)構(gòu)

由于SOGI-QSG 具有一定的濾波功能，在產(chǎn)生90°相位偏移方面被廣泛應(yīng)用［18］，典型的SGOI-QSG結(jié)構(gòu)圖如附錄B 圖B4 所示。SGOI-QSG 的輸出電壓信號(hào)v′(s)及滯后其90°的輸出電壓信號(hào)v′q(s)對(duì)于輸入電壓信號(hào)v(s)的傳遞函數(shù)D1(s)、Q1(s)表達(dá)式如式（11）所示。

式中：k為傳遞函數(shù)D1(s)、Q1(s)的阻尼系數(shù)；ω′為角頻率。不同k值下，D1(s)、Q1(s)伯德圖見(jiàn)附錄B 圖B5。由圖可知：SGOI-QSG 含有濾波特性；其濾波特性與k值負(fù)相關(guān)，其動(dòng)態(tài)響應(yīng)則相反。因此，為兼顧二者的平衡性，取k=［18］。

2.3 正交諧波消除法

圖1 QHCM結(jié)構(gòu)圖Fig.1 Structure diagram of QHCM

2.4 改進(jìn)DSOGI-PLL結(jié)構(gòu)

改進(jìn)DSOGI-PLL 結(jié)構(gòu)框圖如附錄B 圖B7 所示。有較多文獻(xiàn)已經(jīng)對(duì)SRF-PLL 進(jìn)行了詳細(xì)介紹［19］，同時(shí)PNSC 模塊為代數(shù)運(yùn)算［18］，此處不再對(duì)以上2個(gè)環(huán)節(jié)進(jìn)行介紹。

采集的電壓信號(hào)首先進(jìn)行Clark 變換；然后依次通過(guò)SDR 控制器、SOGI-QSG 實(shí)現(xiàn)正、負(fù)序電壓分量的分離并消除部分諧波分量的影響；再經(jīng)過(guò)QHCM濾除低次諧波電壓分量；最后誤差信號(hào)被輸入比例積分控制器中，實(shí)現(xiàn)同步電壓的鎖相。通過(guò)前文分析可得改進(jìn)后鎖相環(huán)的整體伯德圖見(jiàn)附錄B圖B8。

3 仿真驗(yàn)證

3.1 改進(jìn)的DSOGI-PLL性能分析

在PSCAD／EMTDC 仿真平臺(tái)中搭建電力系統(tǒng)，其由相電壓為30 kV的電源以及有功功率為0.27 MW、無(wú)功功率為-0.1 Mvar 的負(fù)載構(gòu)成。采用諧波注入的方法來(lái)驗(yàn)證不同鎖相環(huán)的性能。在0.05 s 時(shí)，電壓幅值跌落至0.8 p.u.，并添加表1 所示的各次諧波電壓的正序、負(fù)序分量（均為標(biāo)幺值）；同時(shí)假設(shè)測(cè)量過(guò)程中含0.05 p.u.的直流電壓分量。附錄C圖C1為三相電壓波形，由圖可知，在0.05 s 后三相電壓不平衡且有較大的諧波。

表1 各次諧波電壓含量Table 1 Contents of each harmonic voltage

此時(shí)三相電壓經(jīng)Clark 變換得到的uα、uβ以及SDR 控制器輸出的u+α、u+β與三相電壓經(jīng)快速傅里葉變換分解得到基波電壓后經(jīng)Clark 變換得的uα0、uβ0分量對(duì)比如附錄C 圖C2 所示。對(duì)比圖中的曲線可知，uα、uβ的 波 形 畸 變 較 為 嚴(yán) 重，而u+α、u+β波 形 與uα0、uβ0較為接近，說(shuō)明SDR 控制器能夠較好地實(shí)現(xiàn)正、負(fù)序電壓分離，從而使輸出更加接近基波分量。

將改進(jìn)的DSOGI-PLL 與SRF-PLL、DSOGI-PLL進(jìn)行對(duì)比，對(duì)比結(jié)果如附錄C 圖C3 所示。設(shè)置鎖相環(huán)的比例、積分參數(shù)分別為Kp=10、Ki=50［6］。根據(jù)相關(guān)標(biāo)準(zhǔn)，電力系統(tǒng)應(yīng)在（50±0.2）Hz 的頻率范圍內(nèi)波動(dòng)，而中、小型容量的系統(tǒng)可在（50±0.5）Hz［20］的頻率范圍內(nèi)波動(dòng)。對(duì)比圖C3中的結(jié)果可以發(fā)現(xiàn)，在三相電壓平衡、不含諧波時(shí)，3 種鎖相環(huán)輸出的相位誤差、頻率波動(dòng)相對(duì)較小；當(dāng)a 相電壓ua跌落至0.8 p.u.，并注入諧波時(shí)，不同鎖相環(huán)作用下仿真波形出現(xiàn)較大差異。其中，SRF-PLL、DSOGI-PLL 在相位誤差以及頻率方面存在較大的誤差，無(wú)法準(zhǔn)確追蹤電網(wǎng)電壓。改進(jìn)的DSOGI-PLL 由于采用了SDR 控制器減少了負(fù)序分量對(duì)鎖相環(huán)的影響，同時(shí)正交諧波消除模塊也有效地消除了諧波的影響，使改進(jìn)的DSOGI-PLL 達(dá)到較高的鎖相精度。圖2 為改進(jìn)的DSOGI-PLL 輸出頻率波形，由圖可知其頻率在0.018 s 后基本收斂在穩(wěn)定的波動(dòng)范圍內(nèi)。

圖2 改進(jìn)的DSOGI-PLL輸出頻率Fig.2 Output frequency of improved DSOGI-PLL

圖3 為改進(jìn)的DSOGI-PLL 輸出相位追蹤圖，圖中ua為標(biāo)幺值。由圖可知：改進(jìn)的DSOGI-PLL 無(wú)論在電壓平衡與否的情況下均可以鎖定電壓相位；滿足精度的同時(shí)其在抗干擾力和動(dòng)態(tài)響應(yīng)速度方面也具有較大的優(yōu)勢(shì)。因此，改進(jìn)的DSOGI-PLL 具有實(shí)用性。

圖3 改進(jìn)的DSOGI-PLL輸出相位Fig.3 Output phase angle of improved DSOGI-PLL

為了驗(yàn)證改進(jìn)的DSOGI-PLL 針對(duì)不同情況的適應(yīng)性，采用PSCAD／EMTDC 中自帶的鎖相環(huán)測(cè)試系統(tǒng)進(jìn)行分析，同時(shí)與文獻(xiàn)［6］中提及的級(jí)聯(lián)延遲信號(hào)消除法鎖相環(huán)（CDSC-PLL）進(jìn)行對(duì)比，鎖相環(huán)比例積分參數(shù)的設(shè)置情況與3.1 節(jié)相同。所搭建的測(cè)試系統(tǒng)由相電壓為66 kV 的電源以及有功功率為0.27 MW、無(wú)功功率為-0.1 Mvar 的負(fù)載構(gòu)成。在0.5 s 時(shí)電源電壓相位發(fā)生90° 跳變，1.5 s 時(shí)發(fā)生單相接地短路故障，并在2 s 時(shí)切除負(fù)荷。此時(shí)2 種鎖相環(huán)的相位誤差、頻率波動(dòng)對(duì)比結(jié)果如附錄C 圖C4所示。對(duì)比圖中結(jié)果可以發(fā)現(xiàn)：穩(wěn)態(tài)時(shí)2種鎖相環(huán)輸出的相位誤差、頻率波動(dòng)相對(duì)較??；當(dāng)出現(xiàn)相位跳變、接地短路故障以及切除負(fù)荷時(shí)，2種鎖相環(huán)的仿真波形出現(xiàn)較大的差異，其中CDSC-PLL達(dá)到穩(wěn)定的速度較慢，其受到的干擾較嚴(yán)重，而改進(jìn)的DSOGI-PLL可以有效避免這些情況引發(fā)的干擾。

3.2 不同鎖相觸發(fā)下LCC-HVDC輸電系統(tǒng)運(yùn)行特性

3.2.1 對(duì)比不同鎖相環(huán)的基本特性

基于CIGRE HVDC 模型構(gòu)建的LCC-HVDC 輸電系統(tǒng)仿真模型見(jiàn)附錄C 圖C5。設(shè)2種鎖相環(huán)方案對(duì)比分析交流系統(tǒng)發(fā)生不同故障后LCC-HVDC輸電系統(tǒng)的運(yùn)行特性：方案1，采用CIGRE HVDC 模型中鎖相環(huán)進(jìn)行仿真；方案2，將方案1 中鎖相環(huán)改為改進(jìn)的DSOGI-PLL，其參數(shù)與CIGRE HVDC 模型中的鎖相環(huán)相同。

實(shí)際LCC-HVDC輸電系統(tǒng)中發(fā)生較多的故障為感性故障，且容易誘發(fā)換相失敗。因此，本文設(shè)置2種經(jīng)電感Lf的接地故障，Lf大小代表故障的嚴(yán)重程度，具體工況設(shè)置如下。

1）工況1：設(shè)2 s 時(shí)逆變側(cè)換流母線處發(fā)生單相接地故障，Lf=1.1H，持續(xù)時(shí)間為0.5 s。在此工況下，LCC-HVDC 輸電系統(tǒng)在鎖相環(huán)方案1、2 下逆變側(cè)直流電壓Udc、直流電流Idc、直流傳輸功率P以及熄弧角γ的變化情況如附錄C 圖C6 所示，圖中Udc、Idc及P均為標(biāo)幺值，后同。由圖可知，對(duì)于類(lèi)似較輕故障，采用鎖相環(huán)方案1、2 時(shí)LCC-HVDC 輸電系統(tǒng)均未發(fā)生換相失敗，且基本不會(huì)引起任何不良后果。

2）工況2：設(shè)接地電感為L(zhǎng)f=0.35 H，其余參數(shù)設(shè)置情況與工況1 相同。在此工況下，LCC-HVDC 輸電系統(tǒng)在鎖相環(huán)方案1、2 下逆變側(cè)直流電壓、直流電流、直流傳輸功率以及熄弧角的變化情況如圖4所示。由圖可知，Lf=0.35 H 時(shí)系統(tǒng)的不平衡程度以及諧波均較為嚴(yán)重，采用鎖相環(huán)方案1 并不能夠準(zhǔn)確地檢測(cè)基波電壓相位，影響了觸發(fā)脈沖的準(zhǔn)時(shí)性，導(dǎo)致LCC-HVDC 輸電系統(tǒng)發(fā)生2 次換相失敗。由于LCC-HVDC 輸電系統(tǒng)控制效果有限，首次換相失敗難以避免，但采用鎖相環(huán)方案2 能有效避免發(fā)生多次換相失敗。同時(shí)對(duì)比圖4 所示直流傳輸功率曲線可以發(fā)現(xiàn)，與采用鎖相環(huán)方案1 下的模型相比，采用鎖相環(huán)方案2 后的LCC-HVDC 輸電系統(tǒng)直流傳輸功率恢復(fù)能力更強(qiáng)。這說(shuō)明改進(jìn)的DSOGI-PLL 不僅可以有效避免LCC-HVDC輸電系統(tǒng)發(fā)生多次換相失敗，而且對(duì)系統(tǒng)在故障后的恢復(fù)作用也有一定幫助。

圖4 工況2下2種鎖相環(huán)方案的對(duì)比Fig.4 Comparison of two PLL schemes in Condition 2

另外，采用鎖相環(huán)方案1、2 時(shí)逆變側(cè)換流母線的換相電壓負(fù)序分量1—4 次諧波電壓對(duì)比情況如附錄C 圖C7 所示。由圖可知：在故障期間，當(dāng)采用鎖相環(huán)方案1 時(shí)LCC-HVDC 輸電系統(tǒng)的控制系統(tǒng)在調(diào)控的過(guò)程中也會(huì)產(chǎn)生換相電壓負(fù)序分量，該換相電壓負(fù)序分量甚至有可能大于系統(tǒng)故障時(shí)產(chǎn)生的換相電壓負(fù)序分量；而采用鎖相環(huán)方案2 時(shí)，系統(tǒng)僅在故障時(shí)存在較大的換相電壓負(fù)序分量，而在后續(xù)故障持續(xù)期間換相電壓負(fù)序分量各次諧波電壓含量明顯降低，說(shuō)明改進(jìn)的DSOGI-PLL 有利于LCC-HVDC輸電系統(tǒng)控制調(diào)節(jié)作用，抑制了換相電壓負(fù)序分量的產(chǎn)生，從而有助于系統(tǒng)的后續(xù)換相，減少了多次換相失敗發(fā)生的概率。

采用鎖相環(huán)方案1、2 時(shí)整流、逆變側(cè)觸發(fā)角的對(duì)比情況如圖5 所示。通過(guò)圖中的對(duì)比曲線可以發(fā)現(xiàn)采用鎖相環(huán)方案1 時(shí)，在故障情況下整流、逆變側(cè)的觸發(fā)角將發(fā)生多次的劇烈變換，進(jìn)而導(dǎo)致系統(tǒng)發(fā)生多次換相失?。欢捎面i相環(huán)方案2 時(shí)，整流、逆變側(cè)的觸發(fā)角僅在故障時(shí)有一次劇烈變化而后快速收斂至穩(wěn)定值，從而避免發(fā)生多次換相失敗。這再次說(shuō)明了改進(jìn)的DSOGI-PLL 能夠降低多次換相失敗發(fā)生的概率。

圖5 2種鎖相環(huán)方案下的觸發(fā)角對(duì)比Fig.5 Comparison of trigger angles between two PLL schemes

最后，為了驗(yàn)證改進(jìn)的DSOGI-PLL在LCC-HVDC輸電系統(tǒng)中應(yīng)對(duì)其他故障類(lèi)型的控制效果。在工況2 的基礎(chǔ)上改變系統(tǒng)的故障類(lèi)型，同時(shí)加入文獻(xiàn)［6］提及的CDSC-PLL 進(jìn)行對(duì)比分析。在三相短路、相間接地短路、相間短路故障下LCC-HVDC 輸電系統(tǒng)熄弧角的變化如附錄C 圖C8 所示。對(duì)比圖5 及圖C8 可以發(fā)現(xiàn)，改進(jìn)的DSOGI-PLL 在不同故障類(lèi)型下均具有波動(dòng)抑制效果，對(duì)系統(tǒng)換相具有一定的改善作用，而CDSC-PLL 在相間接地短路故障及相間短路故障類(lèi)型下的改善效果較弱。

3.2.2 對(duì)比不同故障水平下鎖相環(huán)的控制特性

定義故障水平fFL表示系統(tǒng)故障的嚴(yán)重程度［1］，其表達(dá)式如式（16）所示。

式中：UN、ω分別為額定電壓、額定角頻率；PN為額定功率。

設(shè)故障發(fā)生時(shí)刻為第2 s，持續(xù)時(shí)間為0.5 s。在單相接地短路、三相短路、相間接地短路以及相間短路故障下根據(jù)式（16）進(jìn)行故障水平計(jì)算，不同故障水平下采用鎖相環(huán)方案1、2 時(shí)換相失敗次數(shù)如附錄C 表C1 所示。由表可知：在不同故障類(lèi)型下，故障持續(xù)期間采用鎖相環(huán)方案1 后LCC-HVDC 輸電系統(tǒng)發(fā)生多次換相失??；而采用鎖相環(huán)方案2 后僅發(fā)生首次換相失敗。這說(shuō)明改進(jìn)的DSOGI-PLL 在故障期間可以對(duì)換相電壓正、負(fù)序分量有效解耦，并消除換相電壓負(fù)序分量及諧波的影響，快速地追蹤電網(wǎng)電壓的頻率與相位，為L(zhǎng)CC-HVDC 輸電系統(tǒng)提供準(zhǔn)確、可靠的觸發(fā)信號(hào)。

3.2.3 對(duì)比不同短路比下鎖相環(huán)的控制特性

調(diào)整逆變側(cè)交流系統(tǒng)的阻抗以提高系統(tǒng)短路比，進(jìn)一步驗(yàn)證改進(jìn)的DSOGI-PLL 在LCC-HVDC 輸電系統(tǒng)中的控制效果。設(shè)附錄C 圖C5 方框中系統(tǒng)等效串聯(lián)阻抗為R=2.738 3 Ω、L=0.032 5 H，此時(shí)系統(tǒng)的短路比為5。不同故障水平下鎖相環(huán)方案1、2下LCC-HVDC 輸電系統(tǒng)的換相失敗次數(shù)如附錄C 表C2所示。

對(duì)比表C1及表C2可以發(fā)現(xiàn)，系統(tǒng)短路比增大后LCC-HVDC 輸電系統(tǒng)發(fā)生多次換相失敗的次數(shù)有所減少，但當(dāng)短路比為5 時(shí)LCC-HVDC 輸電系統(tǒng)在采用鎖相環(huán)方案1 時(shí)仍然會(huì)出現(xiàn)多次換相失敗，而采用鎖相環(huán)方案2 時(shí)未出現(xiàn)該情況，再次驗(yàn)證了改進(jìn)的DSOGI-PLL能夠降低多次換相失敗發(fā)生的概率。

4 結(jié)論

針對(duì)LCC-HVDC輸電系統(tǒng)在逆變側(cè)故障時(shí)容易發(fā)生換相失敗的問(wèn)題，本文基于逆變側(cè)交流系統(tǒng)故障下?lián)Q相電壓負(fù)序分量的分析結(jié)果，提出了一種改進(jìn)的DSOGI-PLL，并驗(yàn)證了其控制效果，所得結(jié)論如下：

1）改進(jìn)的DSOGI-PLL 的動(dòng)態(tài)響應(yīng)效果好，其在負(fù)序、諧波抑制方面具有較大的優(yōu)勢(shì)；

2）當(dāng)電網(wǎng)電壓不平衡及諧波含量較高時(shí)，改進(jìn)的DSOGI-PLL 仍能夠高效地追蹤電網(wǎng)電壓的頻率與相位；

3）由于改進(jìn)的DSOGI-PLL在負(fù)序分量以及諧波抑制方面具有較好的魯棒性，將其應(yīng)用于LCC-HVDC輸電系統(tǒng)中可以有效降低多次換相失敗的發(fā)生概率，進(jìn)而為實(shí)際工程中多次換相失敗的抑制提供參考。

本文研究了換相電壓負(fù)序分量對(duì)LCC-HVDC輸電系統(tǒng)底層鎖相觸發(fā)控制環(huán)節(jié)的影響，換相電壓負(fù)序分量還會(huì)對(duì)LCC-HVDC輸電系統(tǒng)其他控制環(huán)節(jié)造成不利影響，后續(xù)將進(jìn)行深入研究。

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